CoWoS-R平台技术基础
半导体行业正面临人工智能和大型语言模型处理的巨大计算需求。这些应用需要集成多个系统级芯片组件和高带宽存储器模块来实现必要的计算能力。台积电开发的CoWoS-R平台通过先进的异构集成技术来应对这些挑战。
CoWoS-R是一种有机再分布层中介层解决方案，提供低阻容互连特性、优秀的信号隔离和出色的设计可扩展性。与传统硅中介层不同，有机方法在管理热应力和为大规模集成提供成本效益解决方案方面具有独特优势。该技术在各种操作条件下展现出超过99%的卓越生产良率，同时保持稳健的可靠性表现。
该平台采用低介电常数的聚合物基介电材料来最小化RC阻抗效应。这种设计选择对于在保持信号完整性的同时容纳更长的再分布层布线长度特别有利。有机中介层还充当应力缓冲层，随着封装尺寸扩大以容纳更多chiplet和存储器模块，这一点变得越来越重要[1]。
图1：未来应用的中介层尺寸与基板主体尺寸的关系，展示了从4个reticle配置到5.5x配置及更大尺寸的发展趋势。
大型封装设计挑战与解决方案
随着对更高计算性能需求的增长，工程师在扩大封装尺寸的同时保持制造良率和可靠性方面面临重大挑战。从较小的4-reticle设计过渡到5.5x配置引入了需要创新解决方案的复杂工程问题。最关键的挑战涉及管理封装翘曲，这可能严重影响assembly过程、最终测试程序和长期可靠性表现。
图2：晶圆利用率和良率与中介层尺寸的关系，展示了随着中介层尺寸增加，晶圆利用率如何下降，同时5.5x及更大配置保持约95%的预测良率。
不同材料之间的热膨胀系数不匹配产生内部应力，表现为封装翘曲。硅芯片、模塑化合物、铜互连、聚酰亚胺层和基板材料在制造和操作过程中的温度变化下各自表现不同。如果不通过先进建模和设计优化技术进行适当管理，这些不匹配可能导致开裂、分层或接头失效。
图3：小芯片和大芯片配置之间的利用率比较说明，显示了芯片利用率效率的权衡，小芯片达到68%的利用率，而大芯片为58%。
工艺表征和质量控制
CoWoS-R制造工艺需要对多个关键参数进行精确控制，以在大型封装配置下实现高良率。5.5x测试载体结合了先进特性，包括2μm/2μm线宽和间距尺寸、8μm/11μm通孔规格，并支持多达九层再分布层。这些规格能够集成四个SoC芯片和十二个HBM模块，同时保持仅150μm的芯片间隙。
随着封装尺寸扩大和互连间距缩小，表面形貌控制变得越来越重要。35μm微凸点间距需要卓越的平面度以确保整个封装区域的可靠接头。先进测量技术表明，中介层表面的表面变化保持在7μm以下，顶部芯片变化维持在2μm以下。这种控制水平确保即使在与大型封装相关的挑战性几何形状下也能实现一致的微凸点接合性能。
图4：CoWoS-R大型封装测试载体平面图，展示了5.5x测试载体的详细布局安排，说明了SoC芯片、HBM模块和I/O组件的定位。
质量控制措施包括全面的X射线检查和共焦扫描声学显微镜分析，以验证接头完整性并识别潜在缺陷。微凸点接合工艺展现出接近100%的优秀良率性能，通过多种检查技术确认了无空洞底充胶。这些质量指标为制造工艺在更大封装配置下的可扩展性提供了信心。
翘曲行为分析和基板效应
理解翘曲行为需要详细分析不同封装组件在各种热条件下如何相互作用。研究表明，CoW芯片尺寸和基板尺寸都显著影响整体封装翘曲特性。当比较装配在不同基板尺寸上的相同5.5x CoW芯片时，翘曲与基板面积扩张成比例增加。
图5：FCB-MR接头风险评估，显示CoW和基板翘曲行为，该图展示了CoW芯片和基板组件的详细翘曲分析数据，演示了倒装芯片键合过程中的热行为模式。
研究显示，CoW芯片尺寸效应比基板尺寸效应在决定最终翘曲特性方面更严重。当在保持恒定基板尺寸的情况下将CoW芯片放大1.8倍时，产生的翘曲增加达到2.2倍，表明芯片尺寸和翘曲幅度之间存在非线性关系。这一发现强调了CoW芯片设计优化在管理大型封装翘曲挑战中的重要性。
温度相关的翘曲行为在不同制造阶段显示出不同的模式。室温测量提供基线翘曲值，而回流过程中的高温行为决定assembly成功率。倒装芯片键合夹具的实施有助于确保在关键高温assembly步骤期间基板和CoW组件之间的适当翘曲匹配。
新型翘曲补偿技术
传统封装环结构被证明不足以管理超大型封装中的翘曲，需要开发新型补偿方法。研究引入了一种创新的翘曲补偿层技术，通过战略性材料放置和应力管理技术来解决这些限制。
图6：翘曲控制补偿层结构，该图说明了封装结构内新型补偿层的集成，显示了附加材料如何帮助管理热应力分布。
翘曲补偿层在减少不同配置下的封装翘曲方面展现出显著效果。对于装配在110x110mm²基板上的5.5x CoW芯片，补偿技术将翘曲减少到原始值的0.75倍。角窗配置显示出更令人印象深刻的结果，翘曲降低到基线测量的0.7倍，将数值控制在可接受的制造公差范围内。
图7：封装翘曲的环CIP结果显示性能改进，该数据展示了补偿层方法在不同封装配置和温度条件下的有效性。
逐步翘曲分析显示了每个工艺阶段的累积效益。底充胶分配后建立了基线翘曲特性，而补偿层形成提供了约30-32%的翘曲减少。最终的环附着工艺贡献了额外的改进，与传统方法相比实现了高达45%的总翘曲减少。
图8：CIP的封装翘曲分析显示工艺阶段和累积效应，该综合分析显示了不同制造阶段翘曲行为的演变，演示了新型补偿方法的累积效益。
可靠性性能和未来展望
全面的可靠性测试验证了翘曲减少技术在苛刻操作条件下的有效性。封装成功通过了严格的热循环测试，包括从-40°C到125°C的TCG2500x温度范围测试，以及从-65°C到150°C的扩展TCC2500x评估。结合uHAST396加TCB2000x循环的应力测试进一步证明了优化封装设计的稳健性能特征。
图9：可靠性测试结果总结，该表格展示了关键可靠性性能指标，显示了批量回流测试协议的成功完成。
通过聚焦离子束技术进行的横截面分析确认整个封装结构关键界面处无分层现象。这些界面包括SoC和HBM微凸点接头、RDL中介层、到基板的C4凸点连接以及底充胶区域。全面的检查结果为操作应力条件下的长期可靠性性能提供了信心。
CoWoS-R技术的未来发展路线图继续推向具有增强集成能力的更大封装配置。正在进行的研究专注于进一步的翘曲减少技术、改进的热管理解决方案以及与下一代chiplet架构的扩展兼容性。这些进展将使单个封装内集成超过三十个chiplet，支持先进AI和高性能计算应用日益增长的计算需求。
参考文献
[1] Y.-H. Hu et al., "Package Warpage Reduction for Large CoWoS-R Packages," in 2025 IEEE 75th Electronic Components and Technology Conference (ECTC), 2025, pp. 116-121, doi: 10.1109/ECTC51687.2025.00026.
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