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热管理挑战的背景

热壁垒在需要高带宽存储器堆叠的应用中尤其成问题，例如下一代HBM（高带宽存储器）配置。当多个DRAM芯片堆叠在逻辑基础芯片之上时，来自传统键合材料的累积热阻会对散热造成显著阻碍。这种热瓶颈不仅限制可持续的最大功率密度，还影响整个系统的可靠性和性能。

TSMC的SoIC Cool-Stacking技术通过根本性地重新设想堆叠芯片之间的键合结构，为三维芯片集成引入了创新方法。关键创新在于用称为C层的专用高导热材料替换传统的导热性能不佳的介电层。这种与工艺兼容的薄膜显著改善散热能力，同时保持使原始SoIC技术如此成功的电气性能优势。

图1：（a）微凸点、（b）标准SoIC和（c）SoIC-CS键合方案之间的结构差异，显示C层集成如何优化热传导路径。

SoIC-CS的架构优势在检查键合结构时变得明显。与依赖导热性有限的底部填充材料的微凸点技术不同，甚至与使用传统介电材料的标准SoIC方法不同，SoIC-CS战略性地结合C层来创建更高效的热传导路径。这种设计理念保持了赋予SoIC电气优势的紧凑键合架构，同时显著增强热性能。

SoIC-CS的开发需要广泛验证，以确保电气连接性和热性能都满足下一代应用的严格要求。TSMC工程师开发了复杂的测试载体来验证技术的各个方面，从基本互连性到复杂的热特性。

图2：菊花链测试载体的累积电阻分布，在长链和短链配置中超过10,000个连接都显示出优异的互连质量。

电气验证过程涉及创建包含完整SoIC-CS堆叠的菊花链测试载体，包括底部芯片、面对背SoIC-CS键合和顶部芯片结构。这些测试载体包含分布在代表性长链和短链配置中的超过10,000个互连。结果展现出卓越的互连质量，电阻分布证实了该技术在结合热增强功能的同时保持电气性能的能力。

对于热验证，TSMC开发了专门的测试载体，比较使用传统介电材料的参考测试载体（RTV）与结合新热增强技术的C层测试载体（CTV）。每个测试载体由在300毫米晶圆上制造的多个27毫米×27毫米样品组成，具有精心控制的层结构以实现精确的热阻测量。

图3：（a）参考TV和（b）C层TV的C模式扫描声学显微镜结果，确认两种配置都没有晶圆级非键合缺陷。

图4：比较参考TV和C层TV热阻的t检验统计分析，显示统计学上显著的热改善，p值小于0.0001。

热测量过程遵循严格的ASTM D5470标准，应用1.6 W/mm²加热功率密度，同时将样品温度稳定保持在100°C左右。结果显示，结合C层的样品实现了23.533 C-mm²/W的平均热阻，而传统介电材料为24.295 C-mm²/W。统计分析证实这个0.762 C-mm²/W的改善高度显著，p值远低于0.0001。

全面的验证过程使TSMC能够建立SoIC-CS技术与现有方法相比的精确性能指标。通过与扫描电子显微镜分析和热建模的仔细关联，工程师确定标准化导热系数在不同技术间存在显著差异：微凸点方法中使用的底部填充材料提供基准导热性，传统SoIC介电材料提供2.5倍更好的性能，而SoIC-CS中的C层提供了惊人的175倍改善。

这些材料性能改善直接转化为系统级热性能提升。对于面对背键合配置，SoIC-CS表现出比微凸点方案低77%、比标准SoIC方法低37%的热阻。即使在面对面键合场景中，SoIC-CS仍保持显著优势，与标准SoIC相比热阻降低64%。

电气性能分析显示，SoIC-CS不仅保持标准SoIC的电气优势，实际上还进一步增强了这些优势。优化的键合结构与标准SoIC相比将寄生电阻降低24%，同时保持相似的电容特性。这种电阻降低能够实现更高的键合密度和改善的带宽密度，最终导致与标准SoIC实现相比高出16%的能效性能（EEP）。

为了展示SoIC-CS技术的实际优势，TSMC进行了全面的案例研究，重点关注热管理特别关键的下一代HBM应用。这些研究建模了在先进CoWoS封装中结合多个GPU核心和HBM堆叠的AI芯片配置，代表未来高性能计算系统中预期的苛刻热环境。

图5：带有液冷冷板的CoWoS AI芯片示意图，包括（a）带盖和（b）无盖配置，说明先进封装中的热管理挑战。

仿真框架假设现实的操作条件，包括带有微通道冷板的直接液冷系统、40°C去离子水以4升/分钟流量冷却，以及代表苛刻AI工作负载的功率密度。分析考虑了从8层到16层DRAM堆叠高度的多种HBM配置，每种配置都在基础芯片内不同功能块的各种功率密度场景下进行评估。

图6：不同HBM配置和冷却方法下可实现的最大计算功率密度的综合分析：（a）带盖CoWoS 8层HBM，（b）无盖CoWoS 8层HBM，（c）带盖CoWoS 12层HBM，（d）无盖CoWoS 12层HBM，（e）带盖CoWoS 16层HBM，（f）无盖CoWoS 16层HBM。

结果展示了SoIC-CS技术对系统设计灵活性的变革性影响。虽然微凸点方法难以支持超过0.4 W/mm²的计算功率密度（除了最保守的8层配置），标准SoIC在16层HBM实现中面临限制，但SoIC-CS能够在所有测试配置中实现稳健运行。最重要的是，即使在具有高PHY功率密度的苛刻12层HBM配置中，SoIC-CS也支持超过0.8 W/mm²的计算功率密度，并在其他技术完全失效的16层配置中保持可行运行。

SoIC Cool-Stacking技术的成功开发和演示不仅仅是半导体封装的渐进式改进。在根本上为之前受热限制约束的高性能计算系统提供新的架构方法。在先进HBM配置中支持超过1.2 W/mm²功率密度的能力为下一代AI和HPC应用中更积极的集成策略、更高的存储容量和增强的计算能力提供了可能性。

该技术的影响超越了即时性能提升，提供了全新的设计范式。系统架构师现在可以考虑更雄心勃勃的DRAM-on-logic配置、更高的堆叠高度和功能更丰富的基础芯片，而不会受到热管理问题的约束。这种设计自由度在行业继续推向更集成、更高性能的计算解决方案时特别有价值。

此外，C层技术的工艺兼容性确保这些热优势可以在不需要对现有制造基础设施或设计方法进行根本性改变的情况下实现。这种兼容性加速了采用并能够在从数据中心处理器到移动计算器件的广泛应用中快速部署。

SoIC Cool-Stacking技术的成功演示标志着克服热壁垒的重要里程碑，热壁垒已经成为先进半导体系统中持续性能扩展的主要障碍之一。通过提供实用的、可制造的解决方案，在保持电气优势的同时提供显著的热性能改善，TSMC为下一代高性能计算创新创建了基础。

参考文献