Chiplet技术变革及其封装挑战分析
半导体行业已经到达一个关键转折点，传统的芯片设计方法面临巨大的经济和技术壁垒。5nm、3nm、2nm等先进制程节点的成本呈指数级增长，这种趋势与Reticle尺寸限制带来的硅片面积需求增长相结合，再加上大语言模型和生成式人工智能应用带来的能耗需求激增，共同推动了业界向基于Chiplet架构的转变。
这种转变不仅仅是工程偏好的改变，而是从单片系统级芯片设计向分解式系统的转变，在分解式系统中，多个专门化的芯片能够和谐协作。可以将这种转变比作从建造一个巨大的单一用途工厂转向创建一个由专门制造设施组成的网络，这些设施能够高效协作。每个Chiplet都可以针对其特定功能进行优化，同时保持与相邻芯片无缝通信的能力[1]。
图1：典型的2.5D系统架构，显示了芯片和Chiplet在interposer上的排列，集成了电源/地线分布和用于外部通信的SERDES连接。
使这场Chiplet变革成为现实的使能技术主要分为两大类：通过先进interposer技术实现的2.5D集成和通过混合键合技术实现的3D集成。这些方法允许工程师克服传统单芯片设计的限制，同时管理可能影响整体功耗-性能-面积指标的固有开销。
2.5D封装配置和关键设计规则探讨
要真正理解现代Chiplet封装的复杂性，首先必须了解2.5D封装配置如何作为这些先进系统的基础而发挥作用。Interposer作为一个复杂的中间层，既能实现电源传输，又能在多个Chiplet之间建立高密度的芯片间连接。这个组件就像一个高度先进的线路板，但其精度和能力远超传统基板。
目前有两种主导性的interposer技术塑造着这一领域：硅interposer和有机interposer。每种技术都带来了独特的优势，并呈现出特殊的工程挑战。硅interposer利用传统后端制程的精度，结合先进的材料能力，相比有机再分布层方法实现了更高的走线密度。硅interposer的设计规则通常具有更精细的几何结构，其线宽和间距可以比有机对应产品小得多。
理解这些技术之间的根本差异有助于说明工程师为什么会选择某种方法而非另一种。硅interposer通常表现出更薄的介电层和更精确的制造公差，尽管其金属厚度往往比有机替代品略薄。相反，有机interposer的设计规则具有约为硅实现方案四倍的线宽和间距，伴随着超过硅材料两倍以上的介电厚度。
这些材料和几何差异在整个系统的信号完整性性能配置文件中产生级联效应。工程师在设计阶段必须仔细考虑这些影响，因为这些影响将影响从电源分配效率到高频信号性能的所有方面。
芯片间通道设计和信号优化精通
芯片间通信代表了使基于Chiplet的集成变得实用和高效的基本使能器。高速芯片间接口的实现，如32 Gbps知识产权模块，提供了一个很好的机会来理解不同转接器技术在实际应用中的表现。
图2：有机和硅interposer的走线配置横截面，揭示了两种方法在层排列和信号走线策略方面的根本差异。
工程师面临的布局挑战因所选择的interposer技术而显著不同。硅interposer在电源走线方面呈现主要困难，这主要是由于信号走线路径周围复杂的屏蔽要求。硅技术中可用的更紧密设计规则允许更先进的屏蔽策略，但这些相同的能力使电源分配网络设计复杂化。工程师通常采用比设计规则允许的最小尺寸更大的信号线宽和间距，专门用于增强信号完整性性能，同时将相邻层专用于综合屏蔽功能。
有机interposer遇到截然不同的挑战，优化工作主要集中在信号和地配置交错约束内的信号走线上。典型的走线策略采用地-信号-地模式，其中信号与地回流路径走线仔细交错。相邻层通过一个间距策略性偏移，以防止层间信号重叠，尽管这种方法在维持适当的回流路径连续性方面引入了显著的复杂性。
图3：不当回流路径设计如何在频率响应中引入共振效应，突出了在有机interposer设计中维持适当地平面连续性的重要性。
由于回流路径不连续性不可避免地导致共振和增加的串扰，信号优化在有机interposer实现中变得特别具有挑战性。Interposer制造商规定的严格设计规则加剧了这些问题，需要迭代仿真和重新设计过程，这可能显著延长开发时间线。地-信号-地模式有助于大幅减少同层串扰，相邻层上的交替模式通过最小化重叠防止层间垂直耦合。
图4：交替GSG走线模式中的主导串扰机制，显示了在实施这种走线策略时对角耦合如何成为主要关注点。
然而，对角串扰在这种配置中成为主导耦合机制，产生需要复杂工程解决方案的挑战。只有部分地重叠的扩展走线长度导致更高的串扰水平，需要仔细优化以满足严格的性能规范。
图5：不当回流路径设计如何增加信号走线之间的串扰，显示了地平面设计不当导致的频率响应恶化。
图6：优化后的功率和串扰结果，通过仔细的设计技术成功符合16 GHz时要求严格的-30 dB规范。
通过综合比较分析通道性能
通道性能的评估需要彻底理解两种转接器技术的插入损耗、回波损耗和串扰特性。工程师进行综合通道仿真，其中包含现实的干扰源配置，通常包括与受害信号同层的两个干扰源，加上上方和下方各两个，为现实世界性能场景提供彻底评估。
图7：系统通道分析方法，显示了用于两种interposers技术综合串扰评估的精确干扰源和受害信号排列。
图8：有机interposers实现中芯片间通道的眼图，揭示了信号质量和时序特性，展示了这种方法的性能能力。
图9：硅interposers实现中芯片间通道的眼图，显示了与有机实现相比不同的抖动和损耗特性，突出了技术之间的权衡。
比较分析揭示了关于每种技术性能特性的有趣见解。硅转接器通道相比有机转接器实现表现出更多的抖动和损耗，但这种性能差异必须仔细权衡硅转接器在走线密度和通过嵌入式深沟槽电容器的电源传输网络去耦能力方面提供的显著优势。
在先进多层芯核基板上优化224G SERDES性能
对224G脉冲幅度调制4级SERDES通道不断升级的需求反映了业界对下一代数据中心架构中更高带宽连接的不懈追求。224G PAM4系统的设计敏感性源于其极高的56 GHz奈奎斯特频率，这要求对封装通道的每个元素进行优化，包括芯片到转接器转换、基板走线路径和球栅阵列转换。
图10：比较了单芯核基板配置与单芯核加预浸层（顶部）和2芯核MLC配置（底部），说明了影响机械和电气性能的结构差异。
多层芯核基板已经成为适应复杂集成线路和复杂Chiplet集成方案不断增加的互连要求的必需品。这些先进基板为大外形尺寸提供增强的机械强度和稳定性，同时提供额外的好处，包括利用内部预浸层进行电源传输、元件嵌入能力，以及通过较小的通孔规则减少通孔寄生参数，从而实现优异的高频性能。
图11：通过9-6-9基板配置的224G走线和分体BGA转换，显示了TDR优化点，并展示了长PTH通孔如何表现出需要仔细工程解决方案的问题感抗行为。
工程师在为224G互连设计大型多层芯核基板时面临的主要挑战在于优化芯核电镀通孔并在每个关键转换点实现精确的阻抗匹配。长芯核PTH通孔表现出高感抗行为，严重恶化回波损耗性能，产生显著的工程障碍。已验证的解决方案涉及通过精心设计的短横向走线段分离PTH和BGA转换，允许通过策略性通孔间距和空隙优化对两个转换区域进行独立的时域反射计调谐。
图12：跳层和非跳层走线方案，显示了不同层排列如何影响信号性能，并突出了方法之间的工程权衡。
图13：比较了跳层走线（顶部）与非跳层走线（底部）的差分模式插入和回波损耗，提供了这两种基本方法之间性能权衡的定量分析。
大型基板通过扩展的走线长度和增加的信号损耗引入额外挑战。跳层走线包含信号层上方和下方策略性跳过的金属层，有助于以约0.13 dB/mm的插入损耗最小化，相比非跳层实现的0.17 dB/mm。然而，这种改善以回波损耗性能恶化为代价，要求工程师仔细平衡系统要求与性能权衡。
图14：有机（蓝色）和硅（粉色）interposers实现通过转接器和基板的差分模式插入和回波损耗，展示了224G应用中技术之间极其相似的性能。
对于224G SERDES应用，信号通常从芯片微凸点直接向下走线到受控塌陷芯片连接，在转接器中具有最小的横向走线。这种主要垂直的走线方法，结合信号路径周围适当的反垫和缝合通孔，保持阻抗连续性并确保信号对称性。有机和硅转接器在224G应用中的性能比较显示出显著的相似性，通过转接器的总损耗在两种情况下都保持在0.5 dB以下，表明技术之间的选择往往更多地依赖于系统级考虑而非纯电气性能差异。
未来Chiplet系统设计的策略考虑
对Chiplet时代应用高速封装的综合分析表明，硅和有机interposers都提供了具有独特优势的可行解决方案，工程师必须仔细评估这些优势。对于芯片间通道，有机转接器提供优异的信号完整性性能，而硅转接器能够实现更高的信号走线密度，并通过嵌入式深沟槽电容器增强电源传输。技术之间的最终选择代表了仔细平衡的权衡，考虑包括系统尺寸约束、成本目标、信号完整性要求和电源完整性性能需求等因素，确保基于Chiplet的架构能够满足下一代高性能计算应用的苛刻要求。
参考文献
[1] M. Upadhyaya, S. Sitaraman, C. Ravva, W. Zhang, E. Tremble, A. Vohra, R. Oberst, T. Zheng, L. Chitu, and R. Vladuta, "High-speed Packages for the Chiplet Era," 2025 IEEE 75th Electronic Components and Technology Conference (ECTC), Denver, CO, USA, 2025.
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