引言
人工智能和高性能计算应用的快速发展对芯片间通信速度和效率提出了更高要求。传统方法通常需要昂贵的先进封装技术，而通用Chiplet互连Express（UCIe）标准提供了新的解决方案。本文探讨基于3nm工艺的die-to-die收发器，该收发器在保持成本效益的标准有机封装基础上实现了出色的性能指标[1]。
UCIe标准封装架构基础
这个先进通信系统的核心在于精心设计的架构，在性能和实际实现需求之间实现了平衡。UCIe标准封装（SP）规范定义了不同Chiplet如何在多芯片模块内的短距离范围内进行有效通信。这种方法使系统设计者能够集成使用不同工艺技术甚至来自不同代工厂的Chiplet，为系统设计提供了极大的灵活性。
图1：UCIe-SP模块的顶层框图（a部分）和标准化凸点映射布局（b部分），说明了16个发送和接收通道以及控制信号的有序排列。
系统架构围绕16个双向通道构建，处理高速数据传输。每个方向包括16个数据通道、用于时序同步的互补时钟通道、专门用于跟踪电压和温度变化的通道、指示有效数据传输的有效信号通道，以及四个边带引脚，在链路训练阶段提供低速通信。这套完整的信号配置确保了稳健的通信，同时为各种操作条件提供了所需的灵活性。
物理实现采用标准化凸点映射，由12列组成，精确的130微米凸点间距。这种配置在1143微米的有效岸线尺寸和1140微米的深度内，在现代封装设计的受限物理空间中最大化了可用带宽。
发送器设计和时钟对齐技术
发送器架构在解决高速数字通信最具挑战性的方面之一取得了重大进展：在多个数据通道间保持精确的时序对齐，同时最小化延迟。传统方法通常依赖先进先出（FIFO）缓冲器来管理时钟域交叉，但这会引入额外的延迟，在延迟敏感的应用中会严重影响系统性能。
图2：完整的发送器和接收器通道架构，显示了如何连接形成具有共享时序和控制元件的完整通信链路。
该设计实现的解决方案通过利用复杂的相位插值器技术消除了对FIFO的需求。发送器集成了工作频率高达8 GHz的环形振荡器，配合用于数据和时钟路径的独立相位插值器。这种安排允许系统动态调整时序关系，而不会引入与传统缓冲方法相关的延迟损失。
图3：无FIFO低延迟发送器时钟和数据对齐架构，展示了相位插值器如何在不增加额外缓冲延迟的情况下实现精确的时序控制。
时钟域交叉挑战的产生是因为UCIe标准为16 Gbps每引脚操作指定了运行在2 GHz的系统侧时钟（LCLK），而内部锁相环（PLL）时钟在不同的频率和相位关系下工作。解决方案采用平衡的时钟缓冲器链结合相位检测器，通过插值器持续监控和调整相位关系，确保整个发送器宏的正确对齐。
多摆幅驱动器技术
功耗效率是现代高速通信系统的关键考虑因素，特别是在可能同时运行数千个这样链路的应用中。发送器集成了创新的双电源域驱动器，可以在高摆幅和低摆幅模式下工作，允许系统设计者根据信道特性和性能要求优化功耗。
图4：双电源域发送器驱动器设计，通过集成的电平移位预驱动器线路实现多摆幅电平操作。
驱动器设计在独立的IO电源域上工作，支持灵活的电压缩放。在低摆幅模式下，驱动器使用（N+P）/N配置，而高摆幅模式采用P/N排列以获得最佳功耗效率。预驱动器作为电平移位器工作，无论选择哪种摆幅模式都能确保适当的信号电平。发送器阻抗保持精确的30欧姆特性，以符合UCIe规范并确保封装互连间的信号完整性。
接收器架构和信号处理
接收器设计与发送器的先进能力相辅相成，同时解决了恢复通过有损封装互连传输的高速信号的独特挑战。该架构集成了复杂的模拟前端处理、精确的时序恢复和自适应均衡，以在变化的信道条件下保持信号完整性。
接收器通过匹配的模拟前端处理时钟和数据信号，然后通过精心平衡的延迟分配网络，确保所有16个数据通道间的一致时序关系。每个数据通道包括可编程去偏斜元件，可在链路训练期间调整以补偿制造变化和封装级时序偏斜。
一个重要进展在于接收器执行后台维护操作的能力，在操作条件变化时持续优化性能。系统包括占空比失真检测和校正功能，在初始链路训练期间和正常操作期间定期运行，以跟踪由电压和温度变化引起的偏移。
性能成果和测量结果
测量结果在多个关键指标上展示了出色的性能。在16 Gbps每引脚操作下，系统实现了0.52皮焦每比特的卓越能效，同时提供0.448太比特每秒每毫米的岸线带宽。这些数据相比以往实现有显著改进，为标准封装die-to-die通信建立了新的基准。
图5：有机基板Chiplet显微照片，显示了具有三种不同信道长度（5mm、15mm、25mm）和用于特性测试的额外IO测试点的封装设计的物理实现。
系统在不同信道长度上的稳健性证明了在实际场景中的适用性。对5mm、15mm和25mm信道的测试显示了一致的性能，25mm信道在8 GHz时显示约-5.5 dB的电压传输函数损耗，代表了典型的封装互连特性。
图6：信道电压传输函数曲线（a部分）和16通道在16 Gbps每引脚下的测量聚合接收器眼图扫描结果，比较了25mm信道的高摆幅模式（b部分）和低摆幅模式（c部分）性能。
眼图测量提供了系统信号完整性能力的有力证据。对于在高摆幅模式下工作的25mm信道，聚合16通道眼图扫描显示0.59 UI眼宽和248 mV眼高。低摆幅模式操作保持强劲性能，眼宽0.54 UI，眼高132 mV，证明了功耗优化策略的有效性。
图7：不同信道长度（5mm、15mm、25mm）在16 Gbps每引脚下测量的低摆幅模式聚合浴盆曲线，说明了在不同时序偏移下的误码率性能。
浴盆曲线分析显示了出色的误码率性能，低摆幅模式在25mm信道上在1×10^-15误码率下实现0.372 UI聚合眼开口，在1×10^-27时实现0.108 UI。这些测量超过了UCIe标准中规定的严格要求，为实际操作条件提供了充足的余量。
图8：使用25mm信道在较低数据速率（12、8和4 Gbps每引脚）下测量的低摆幅模式聚合浴盆曲线，显示了性能如何在不同操作速度下扩展。
系统的多功能性扩展到较低的数据速率，性能显著改善。在12 Gbps每引脚时，眼开口在1×10^-15误码率下达到0.512 UI，而8 Gbps和4 Gbps操作在这些较低速度指定的更严格的1×10^-27误码率目标下分别实现0.374 UI和0.679 UI。
维护模式和环境稳健性
实际操作条件使通信系统承受重大的环境变化，可能随时间降低性能。该设计集成了复杂的后台维护功能，持续监控和补偿这些变化，而不会中断正常数据传输。
图9：16 Gbps每引脚高摆幅模式（a部分）、16 Gbps每引脚低摆幅模式（b部分）和24 Gbps每引脚高摆幅模式（c部分）的测量发送器数据眼图，展示了信号质量和系统能力。
维护模式特别关注占空比失真校正，这在操作期间电压和温度条件变化时可能显著漂移。系统在眼宽测量上展现了显著改善，当维护模式主动运行时，根据初始条件显示从0.063 UI到0.156 UI的增益。
图10：温度和电压漂移前后聚合眼宽的测量，比较了启用和未启用占空比失真维护模式的性能。
在从+5%到-5%的电压变化和从-40°C到125°C的温度范围内的环境测试验证了系统在典型操作条件下的稳健性。后台维护算法在这些具有挑战性的条件下保持性能余量方面特别有效，确保系统在整个操作寿命期间的可靠运行。
这个先进的UCIe收发器在die-to-die通信技术方面取得了重要进展，将创新的架构解决方案与实用的实现技术相结合，在标准封装应用中实现了出色的性能。从Fabric-die-interface到Fabric-die-interface的4.0纳秒测量延迟，结合出色的能效和带宽密度，使这项技术成为下一代多Chiplet系统的基础元素。
参考文献
[1] J. Vandersand et al., "A 0.52pJ/bit 0.448Tbps/mm UCIe Standard Package Die-to-Die Transceiver with Low-Latency TX Clock Alignment in 3nm FinFET," in 2025 Symposium on VLSI Technology and Circuits Digest of Technical Papers, 2025.
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