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光电子引擎需求的增长背景

计算需求的爆炸式增长在传统电子系统中造成了显著的瓶颈。虽然半导体技术的发展在过去二十年中将总计算能力提高了60,000倍，但输入输出带宽在同一时期仅增长了30倍。计算能力与数据传输容量之间的巨大不平衡代表了行业面临的最紧迫挑战之一。

图1：可插拔光学器件与光电共封装(CPO)配置之间的功耗比较，显示了在不同带宽级别(400G、800G和1.6T)下通过CPO实现的显著功耗节省。

硅基光电子光学引擎已经成为解决能耗和带宽限制问题的关键方案。这些系统将光电子集成芯片与电子集成线路相结合，实现优异的光学输入输出功能。当比较传统可插拔解决方案与光电共封装实现时，优势变得特别明显。例如，在1.6T交换机中从可插拔迁移到CPO可以实现约50%的功耗节省，使这项技术对未来的高性能计算和AI应用变得必不可少。

台积电的紧凑型通用光电子引擎代表了通过三维堆叠技术进行异构集成的精密方法。COUPE没有追求在同一晶圆上制造光电子和电子组件的单片光学引擎设计，而是采用异构集成策略，在技术选择灵活性和通过3D堆叠实现的面积效率方面提供显著优势。

COUPE的基础在于台积电SoIC键合技术，这种技术提供异常精确的芯片到芯片互连。与传统互连方法相比，这种先进的键合方法提供了显著的性能改进。该技术将组合密度提高至少16倍，同时将光电子-电气接口的寄生电容降低85%。这些改进转化为40%的实质性节能或在保持等效功耗水平的同时速度提高170%。

图2：(a)展示了用于电子和光电子集成线路连接的台积电SoIC面对面键合技术，而(b)显示了COUPE的关键组件，包括台积电SoIC键合、通过介电层孔(TDV)、嵌入式微透镜和金属反射器。

COUPE系统集成了几个专门设计的创新光学特征，旨在最小化插入损耗并保持最佳光学特性。这些包括位于光路末端的精心工程化嵌入式微透镜阵列、战略性放置在光栅耦合器下方的背面金属反射器，以及整个光学接口的优化抗反射涂层。每个组件都经过细致的仿真和工艺优化，以实现最佳的光学性能。

图3：(a)展示了使用COUPE的可插拔光学实现，而(b)显示了集成COUPE与片上系统、台积电SoIC和高带宽存储器组件的CPO多芯片模块配置。

COUPE-GC保持与具有多行光纤的光纤阵列单元的兼容性，实现扩展的输入输出连接而不受通常影响边缘耦合器设计的芯片边缘长度限制。当前实现支持127微米的光纤间距，并为多光纤行提供灵活性以适应未来的带宽扩展要求。这种设计方法提供显著优势，因为光纤阵列单元设计需要仔细定制以匹配特定光学引擎的光路特性。

图4：COUPE-GC与光纤阵列单元集成的示意图，突出了包括V形槽结构、反射镜和光纤阵列在内的关键光学组件。

COUPE作为通用光学引擎平台的标准化特性为光纤阵列单元开发提供了实质性好处。COUPE不需要为每个应用定制解决方案，而是实现了可以服务于各种硅基光电子器件应用的标准和成本效益的光纤阵列单元实现。这种标准化方法显著降低了不同应用领域光学系统的开发成本和上市时间。

COUPE的光学性能代表了硅基光电子工程的卓越成就。尽管在电气-光电子堆叠上包含800微米厚的支撑硅层，这在光栅耦合器和嵌入式微透镜之间创建了复杂且相对较长的光路，COUPE通过仔细的设计优化实现了出色的光传输效率。

嵌入式微透镜设计需要精确控制多个参数，包括入射光路角度、多层抗反射涂层、透镜曲率规格和最佳光栅耦合器位置。为了进一步增强光耦合效率，COUPE集成了直接位于光栅耦合器结构下方的特别设计的铜金属反射器。这个反射器捕获在传输过程中原本会丢失的光，在光学性能上提供了可测量的0.5分贝改进。

图5：(a)显示了COUPE-GC的结构细节，金属反射器位于光栅耦合器下方，而(b)展示了仿真结果，证明通过金属反射器实现实现了0.5分贝插入损耗改进。

测量结果表明，COUPE的一维光栅耦合器在半环路配置中实现了低于1.2分贝的出色插入损耗值，具有25纳米带宽，比光电子集成芯片晶圆级测量改进了5纳米。这种改进源于金属反射器提供的额外0.5分贝增益，有效补偿了COUPE工艺本身的固有损耗，实现了本质上为零分贝的净插入损耗。

图6：COUPE-GC光谱，显示峰值插入损耗低于-1.2分贝，1分贝规格约为25纳米带宽，展示了光电子集成芯片和COUPE-GC工艺的出色性能。

整个300毫米晶圆的统计分析显示光学性能的显著一致性。平均净插入损耗精确测量为0分贝，标准偏差仅为0.04分贝，表明出色的工艺控制和重复性。此外，整个晶圆的中心波长变化保持在±1.7纳米的极紧范围内，展示了满足高性能光通信系统严格要求的精确波长控制。

图7：(a)展示了COUPE的平均净插入损耗分布，显示0分贝平均值和0.04分贝标准偏差，而(b)展示了COUPE峰值波长变化控制在整个晶圆±1.7纳米范围内。

除了插入损耗和波长控制之外，COUPE展示了出色的光束角精度和轮廓质量。在将光纤阵列单元与COUPE系统组装后，不同样品之间的光束角变化可以控制在±0.1度内，提供可靠光学系统集成和制造可扩展性所需的一致性。

图8：COUPE的光束角变化保持在±0.1°内，以及代表性光束轮廓图像，展示了高质量光学输出特性。

COUPE的高频性能能力完全扩展到先进光通信系统领域。使用106.25 Gb/s (53.125 GBaud)的PAM-4调制光信号进行测试，展示了系统处理高速数据传输且信号退化最小的能力。发射器色散和眼图闭合四元参数仅从信号源的1.61分贝轻微增加到COUPE环路后的1.68分贝，表明出色的光学射频性能特征。

图9：在106.25 Gb/s (53.125 GBaud)下COUPE环路测试后的光学眼图，展示了系统进行高速光信号传输的能力。

COUPE的电气性能集中在台积电SoIC键合和通过介电层孔互连的质量和一致性上。菊花链结构的阻抗测量提供了对互连质量和制造一致性的重要洞察。在十二个晶圆上，TDV和台积电SoIC键合结构的阻抗变化保持在±4%范围内，展示了支持可靠系统集成的出色电气性能均匀性。

图10：台积电SoIC键合和TDV结构的菊花链阻抗测量，显示在12个晶圆上一致的阻抗值，变化在±4%以下。

可靠性测试代表了COUPE生产应用认证的重要方面。光学可靠性评估包括多个标准化测试条件，包括湿热测试、高温存储，以及遵循GR-468标准的组合多重回流与温度循环协议。即使在暴露于这些苛刻环境条件后，光学插入损耗的变化仍然控制在0.25分贝内，展示了在应力条件下稳健的光学性能。

图11：通过多项可靠性测试(MR 3次循环 + TCC 300次循环、TCG 1000次循环、DH测试和HTS)验证的COUPE样品，所有样品在测试后都显示少于0.25分贝的增量插入损耗。

电气可靠性测试遵循JEDEC JESD22-A104标准，具有从-65°C到150°C的组合多重回流和温度循环。对台积电SoIC键合和TDV菊花链的可靠性前后电气测量显示了显著的稳定性。阻抗变化对台积电SoIC键合保持在2%以下，对TDV结构保持在3%以下，确认了COUPE电气互连系统的长期可靠性。

图12：比较了在初始条件(T0)和MR 3次循环 + TCC 300次循环后(a)台积电SoIC键合链和(b)TDV链的互连菊花链阻抗，显示最小的阻抗偏移。

COUPE技术将自己定位为下一代计算和网络应用的转型解决方案。出色光学性能、稳健电气特性和经过验证的可靠性的结合使COUPE特别适合于先进网络和人工智能系统中的可插拔收发器和光电共封装实现。

COUPE的模块化特性实现了跨不同系统架构的灵活集成方法。无论是作为可插拔光收发器中的单个单元部署，还是在光电共封装系统中作为多个实例集成，COUPE都提供了大批量生产环境所需的性能一致性和制造可扩展性。

随着硅基光电子市场继续到2029年40%的预计复合年增长率，COUPE代表了解决高性能计算系统中功耗和输入输出带宽基本挑战的关键推动器。晶圆级性能一致性的成功演示，结合稳健的可靠性特征，将COUPE确立为满足未来AI和网络应用苛刻要求的可行平台。

从光电子集成芯片晶圆级过渡到完整COUPE系统集成时实现本质上零额外光学损耗的成就代表了硅基光电子封装技术的重要里程碑。这一成就与紧密的波长控制和出色的光束质量特性相结合，表明先进封装解决方案可以保持硅基光电子的光学性能优势，同时提供复杂系统实现所需的集成灵活性。

参考文献