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引言

人工智能和数据密集型应用推动的计算需求呈指数级增长，对微电子系统造成了前所未有的压力。随着传统缩放方法接近物理极限，晶体管技术的创新对于维持技术进步变得非常重要。本文探讨将塑造微电子学未来的晶体管设计和集成领域的前沿发展，重点关注四个关键领域：逻辑晶体管优化、存储器技术进步、逻辑-存储合并架构以及电源传输解决方案[1]。

计算需求与晶体管缩放

人工智能的兴起使计算需求增长显著加速。虽然摩尔定律历来预测计算能力每两年翻倍，但人工智能模型训练现在推动需求约每2-3个月翻一番。GPT-3需要9,200个GPU运行两周（1.12 GWh能源，460万美元），而GPT-4使用了25,000个GPU运行三个月（50 GWh能源，6300万美元）。这一巨大的计算需求增长凸显了对更高效微电子技术的迫切需求。

尽管面临这些挑战，晶体管技术通过创新方法继续取得进展。从2000年到2030年，晶体管密度从10^5增加到10^9晶体管/mm²，同时开关能耗从10^3降低到1 aJ。这种缩放经历了三个不同阶段：几何缩放（2000-2005年），等效缩放（2005-2015年，包括应力工程和高k材料等创新），以及超级缩放（2015年至今，采用FinFET和纳米片晶体管等先进3D结构）。

图1：计算需求趋势图显示，人工智能推动计算需求每2个月翻一番，而摩尔定律是每2年翻一番。

图2：2000-2030年逻辑晶体管密度和开关能耗的变化图，显示三个缩放阶段：几何缩放、等效缩放和超级缩放。

逻辑晶体管创新

栅极堆叠工程：栅极堆叠是影响逻辑晶体管性能的关键组件。具有更高k值介电材料的缩放栅极堆叠在驱动电流(ION)和短沟道效应(SCE)方面都提供了改进。持续的挑战是在保持可靠性和迁移率的同时减小等效氧化层厚度(EOT)。

一种使用混合相铁电-反铁电(FE-AFE)材料的创新方法已经成为有希望的解决方案。用Zr掺杂HfO2形成Hf0.3Zr0.7O2(HZO)，将介电常数提高到约38，同时不牺牲带隙宽度。这使得EOT减小的同时保持了良好的电学特性。介电常数在约70%的Zr浓度下达到最大值，与铁电和反铁电相之间的边界重合。

在实际应用中，HZO比标准HfO2栅极展现出20%的驱动电流提升。进一步分析表明，在不降低迁移率的情况下实现了22%的EOT缩放，以及11%的固有截止频率(fT)提升，这些都是高性能逻辑电路的关键指标。更高k值材料与改进的界面层组合使得EOT低至5Å的栅极堆叠成为可能，同时保持良好的可靠性和迁移率特性。

图3：采用缩放栅极堆叠改善短沟道效应(SCE)的图表，显示ION提升和SCE参数的改善。

图4：展示混合相FE-AFE系统结构以及HfO2和Hf0.3Zr0.7O2的带隙与介电常数关系图。

图5：HfO2和HZO 3:7器件的I-V特性比较，显示20%的驱动电流提升。

图6：归一化迁移率与EOT关系图以及f-T提升图，证明在不降低迁移率的情况下实现了22%的EOT缩放。

接触电阻降低：随着晶体管缩小，接触电阻成为主要性能瓶颈。在先进工艺节点，接触电阻可能占总器件电阻的50%以上。基本挑战源于金属-半导体界面的肖特基势垒，这一势垒受金属诱导能隙态密度(DMIGS)的影响，这些能隙态倾向于将费米能级钉扎在特定位置。

降低肖特基势垒高度(SBH)的创新方法包括使用半金属中间层如TiNxOy，有助于解除费米能级的钉扎。结合低功函金属如钪(Sc)，可以实现显著的SBH降低。此外，具有高有效质量(m*)的金属有助于增加界面的传输概率。

使用TiNxOy中间层和Sc金属接触的实验实现已经达到超低接触电阻率5.5×10-9 Ωcm²，接近未来逻辑器件所需的理论极限。这代表了向未来节点所需的亚10-9 Ωcm²接触电阻率迈出的关键一步，通过更高的掺杂物激活有望进一步改进。

图7：源极和漏极接触结构示意图以及接触电阻随栅极间距缩小而增加的关系图。

图8：在高掺杂硅上使用TiNxOy/Sc接触获得5.5×10-9 Ωcm²超低接触电阻率的实验数据。

存储器技术

DRAM演进：DRAM缩放遵循了稳定的单元尺寸减小趋势，从2010年的83×10-4 μm²减小到2035年预计的3.5×10-4 μm²。这种缩放趋势涉及从6F²平面单元向更高面积效率的4F²堆叠单元（带有垂直晶体管）的过渡。

推动DRAM进步的两种互补方法是：通过使用硅通孔(TSV)的高带宽存储器(HBM)堆叠实现容量缩放，以及具有垂直晶体管和字线堆叠的3D单元实现密度缩放。HBM技术垂直堆叠多个DRAM裸片，通过TSV连接，提供接近1TB/s的带宽。同时，三星和SK海力士等公司正在开发垂直晶体管单元和3D字线堆叠，以增加单个裸片上的位密度。

图9：DRAM缩放趋势图显示2010-2035年单元尺寸减小以及通过堆叠实现容量缩放的方法。

用于存储器的氧化物半导体晶体管：由于超低漏电流、可接受的迁移率、稳健的静电特性和后端线路(BEOL)兼容性，非晶氧化物半导体(AOS)晶体管已成为存储器应用的有希望候选者。这些晶体管可以在存储系统中担当多种角色：

• 1T1C DRAM单元的访问晶体管

• 2T0C嵌入式DRAM(eDRAM)的存储晶体管

• BEOL兼容的FeFET非易失性存储器

双栅极W掺杂In2O3(IWO)晶体管展示出卓越性能，具有高ION 135 μA/μm和超低IOFF低于10-15 A/μm——这是DRAM访问晶体管的关键指标，因为漏电会导致数据保持问题。环绕栅极(GAA)实现进一步改善了静电控制，达到ION 150 μA/μm，同时保持极低漏电流。

应用于增益单元eDRAM时，这些晶体管实现了高达10秒的保持时间——显著长于传统硅基实现。这种延长的保持时间减少了刷新频率，降低了功耗并增加了读/写操作的可用性。

图10：不同存储器应用的氧化物半导体晶体管示意图：DRAM访问、eDRAM和FeFET存储器。

图11：双栅极IWO MOSFETs的电学特性，展示优异的ON/OFF比和亚阈值摆幅。

铁电场效应晶体管存储器：基于铁电场效应晶体管的非易失性存储器代表另一个有希望的方向。铁电材料中的极化电荷转化为阈值电压偏移，实现多比特每单元存储。极化状态可以通过编程电压脉冲调整，部分极化实现多个不同阈值电压级别。

采用HZO栅极介电质的铁电FinFET实际实现了使用不同编程电压的2比特操作，具有四个不同的阈值电压状态。这些器件以低至0.9V的编程电压和仅20ns的脉冲宽度工作，循环耐久性高达10^12次——足以满足大多数应用需求。状态之间的清晰分离使可靠的多级操作成为可能，可能在不增加物理单元数量的情况下增加存储器密度。

图12：解释铁电FET阈值电压偏移如何实现多级单元操作和存储器功能的示意图。

图13：FE-FinFET中的2比特/单元操作转移特性，显示四个不同的阈值电压状态。

图14：0.9V、20ns写入操作演示，具有优异的状态分离和重复性。

逻辑-存储合并架构

计算存储一体化：计算系统的一个基本挑战是数据移动的能源成本。虽然计算操作如加法和乘法仅消耗几皮焦的能量，但片上和片外存储器之间的数据传输需要显著更多的能量（高达640 pJ）并引入更高延迟。这种"存储墙"随着计算工作负载的数据密集性增加而变得越发问题严重。

将存储器和逻辑更紧密地结合在一起是解决这一挑战的有希望方法。传统的2.5D硅中介层方法与高带宽存储器(HBM)提供高达1TB/s的带宽，大约1,000个I/O连接。相比之下，单片3D(M3D)集成可以提供接近50TB/s的带宽，在逻辑和存储层之间有50,000个连接，大幅降低数据移动的能源和延迟成本。

图15：计算操作和数据移动之间的能耗比较，突显数量级差异。

图16：具有HBM的2.5D硅中介层与单片3D集成的比较，显示带宽改进。

模拟特征提取：铁电晶体管通过模拟乘累加操作实现高效的计算存储一体化。晶体管跨导(gm)和栅极电压(vG)的乘法直接在晶体管的漏极电流中实现，而累加则通过位线上的基尔霍夫电流定律自然发生。这种方法消除了为每次操作从存储器获取数据的需要，大幅减少能耗和延迟。

使用5×1铁电FinFET列的实现展示了成功的乘累加操作，包括每单元1比特和2比特配置。输入和输出之间的线性关系验证了模拟计算能力，为更高能效的人工智能加速器提供了可能。

这种方法从视网膜等生物系统获得灵感，视网膜在将处理过的信号发送到大脑之前执行模拟特征提取和维度降低。智能传感器通过模拟预处理可以在源头提取相关特征，而不是直接将原始传感器数据发送到处理中心，减少数据传输需求和系统级功耗。

图17：展示铁电晶体管如何执行用于特征提取的乘累加操作的示意图。

图18：5×1铁电FinFET列中MAC操作的实验验证，与预期输出高度相关。

图19：生物视网膜处理与人工模拟特征提取系统的比较。

电源传输解决方案

片上电压转换：在不同层可能需要不同供电电压（如逻辑0.75V、eDRAM 1.5V、eNVM 3V）的异构3D集成中，电源传输提出了重大挑战。每个层内的片上电压转换器与传统的片外方法相比，可以将IR压降减少18%，封装面积减少77%。

氧化物半导体基功率场效应晶体管已经成为分布式电源传输的关键。W掺杂In2O3(IWO)晶体管与其他替代品如IGZO相比，实现了比导通电阻1,000倍的降低，同时保持BEOL兼容性。带有栅极到漏极偏移结构的双栅极实现表现出Ron接近100mΩ·mm²，击穿电压超过12V——适合许多片上转换应用。

使用这些晶体管的开关电容DC-DC转换器实际实现展示了2:1电压转换（12V输入到6V输出），在10kHz下约200mV的纹波。通过优化和3D沟槽电容器，这些转换器可以实现>80%的效率和超过1 W/mm²的功率密度，与传统解决方案相当，同时实现更灵活的电源分配。

图20：具有多个电压域的异构IC中电源传输挑战的示意图。

图21：BEOL兼容功率FET性能比较，显示IWO器件接近硅极限。

图22：使用IWO晶体管的片上开关电容DC-DC转换器的原理图和实现。

图23：测量结果显示12V到6V转换，纹波约200mV。

结论

参考文献

END