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引言

预计到本十年末，全球数据量将达到数百泽字节，这主要由AI应用、云计算和其他数据密集型技术推动。数据中心需要优化以从这些大型数据集中处理和推断信息，因此需要创新的连接解决方案来处理不断增长的带宽需求，同时保持能效。

在AI数据中心中，连接需求在多个维度上不断提高：通过在计算集群中增加更多处理单元进行规模扩展，扩展到更大的集群，以及提高每通道数据速率。这些需求推动光连接解决方案向更高数据速率发展，从2017年的100Gbps发展到预计2025年的800Gbps，同时保持能源效率。

图1：全球数据量（以Zetta bytes为单位）呈指数级增长的图表，旁边是主要驱动因素，包括人工智能、远程工作和移动通信。

微环谐振器调制器：微环谐振器调制器（MRM）已成为硅基光电子中传统马赫-曾德尔调制器（MZM）的高效替代方案。与MZM相比，MRM具有多种优势，包括显著更小的尺寸（微米级，而MZM为毫米级）、更低的器件电容（实现更高带宽操作）以及固有的波分复用能力。MRM的紧凑尺寸使其特别适合硅基光电子线路中的高密度集成。

MRM通过响应施加的电压改变环形谐振器的谐振波长，从而在特定波长调制光强度。这种基于谐振的操作提供了高调制效率，但需要外部连续波激光输入并需要精心设计以解决非线性响应特性。调制器的谐振特性在多个信号电平上保持线性响应方面带来挑战，这对高级调制格式尤为重要。

图2：微环谐振器调制器（MRM）与马赫-曾德尔调制器（MZM）的比较，显示紧凑的24μm MRM尺寸与1.8mm MZM长度的对比，以及各自的光学特性和响应曲线。

PAM4调制：4级脉冲幅度调制（PAM4）已成为高速光通信的首选调制方案。PAM4将两个比特合并为具有四个振幅电平的单个符号，与传统非归零（NRZ）调制相比，在相同符号率下有效地将数据速率翻倍。这种方法为数据中心的400G/800G短距离通信提供了具有成本效益的解决方案。

从NRZ到PAM4的转变面临着一些挑战。随着相邻电平之间的眼图开口减小，信噪比（SNR）要求变得更为严格。此外，当将PAM4与MRM结合时，需要特别注意解决调制器响应中的静态和动态非线性问题。这些非线性可能导致四个信号电平之间的不均匀间隔，以及不同振幅转换之间的带宽限制差异，使得在高数据速率下实现清晰的眼图变得困难。

图3：NRZ（两电平）、PAM4（四电平）和实际MRM输出PAM4信号模式的眼图比较，突显了在基于MRM的发射器中需要解决的非线性和带宽限制问题。

两段式微环调制器设计：发射器设计采用了在130nm硅绝缘体（SOI）工艺中制造的两段式微环调制器。该设计的创新之处在于将器件长度按2:1比例分为最高有效位（MSB）和最低有效位（LSB）段。这种分段创建了一个光学数模转换器（DAC）结构，允许从两个二进制电信号直接转换为四电平光学PAM4信号，无需复杂的模拟预处理。

调制器采用Z形轮廓以改善带宽特性，这有助于在高数据速率下保持信号完整性。这种微环设计的一个挑战是其相对较小的可调性（约27pm/V），这需要高摆幅驱动器以实现足够的调制深度。尽管有这一限制，该器件仍实现了出色的光学性能，具有约3700的高品质因数（Q因子）和16dB的消光比，为高速调制提供了良好基础。

图4：两段式微环调制器设计，显示器件如何按2:1比例分为MSB和LSB区域，带有波导结构的详细截面图和测量的器件特性，包括谐振波长随施加电压的变化。

发射器架构：PAM4发射器架构采用了四分之一速率设计，配合最终的4:1串行化阶段，这有助于降低大多数线路单元的工作频率并提高功率效率。发射器链以MSB/LSB PAM2电信号输入开始，最终通过分段调制器转换为光学PAM4输出。一个关键特性是可独立调节的高摆幅级联输出驱动器，提供了必要的电压摆幅以克服微环调制器的有限可调性。

设计使用16位伪随机二进制序列生成器，通过奇/偶位串行化以四分之一速率提供MSB/LSB数据流。这些数据流然后通过带有预驱动单元的串行器阶段，包括电平移位器以适应输出级的高电压操作。这个完整的信号链确保清晰、定时准确的信号到达调制器段，创建所需的光学PAM4输出。

图5：PAM4发射器架构框图，显示从PRBS生成器通过串行器到高摆幅级联驱动器的数据路径，该驱动器连接到两段式MRM以生成光学PAM4输出。

4:1串行器和输出驱动器：最终串行化阶段采用了一种复杂设计，使用无尾多路复用器，随后是跨阻抗放大器和缓冲级，产生全速率CMOS电平输出。串行器包含三个独立的4:1 MUX段，实现1抽头非对称前馈均衡（FFE），有助于补偿系统中的带宽限制。一个显著创新是使用TIA负载，在串行器输出处将带宽扩展了2.3倍，大大改善了高频性能。

输出驱动部分是设计中最关键的方面之一，采用高摆幅差分脉冲级联方法，实现了约四倍于电源电压的摆幅。该部分具有MSB/LSB分段驱动器，配有独立的边沿速率控制、电压电平和摆幅控制，以及用于非对称FFE实现的后置光标抽头。脉冲级联操作防止晶体管上的漏极-源极电压过度应力，同时仍然实现了驱动微环调制器所需的高输出摆幅。

图6：输出级的详细线路图，显示高摆幅（约4倍Vdd）差分脉冲级联驱动器，带有电平移位预驱动器和分段输出级，提供边沿速率控制、输出摆幅控制和非对称FFE。

异构集成：该系统采用异构集成方法，结合了不同工艺技术的优势。CMOS驱动器芯片采用28nm主体工艺制造，利用先进的数字CMOS实现高速、低功耗操作，而环形谐振器芯片则使用优化的130nm硅绝缘体工艺以获得光子器件性能。这些不同的芯片通过键合线集成，提供了结合电子和光子功能的实用方法。

光学接口通过垂直光栅耦合器实现光纤连接，允许光垂直地而非从边缘耦合进出光子芯片。这种方法便于更容易的测试和最终器件封装。完整的集成组件展示了将先进CMOS电子器件与硅基光电子器件结合创建高性能光收发器的可行性。

图7：异构集成系统的照片，显示包含串行器和MSB/LSB驱动器的CMOS芯片通过键合线连接到包含两段式MRM的硅基光电子芯片，并标明了光输入和输出路径。

发射器测量结果：发射器在多种数据速率下展示了令人印象深刻的性能，从50Gb/s PAM4操作开始，显示清晰且定义良好的眼图开口。随着数据速率增加到64Gb/s和72Gb/s，眼图质量仍然良好，尽管出现一些信号退化。在80Gb/s时，启用前馈均衡显著改善了眼图质量，证明了设计中所包含均衡技术的有效性。

发射器输出质量通过TDECQ（发射器色散眼图闭合四元数）测量进行量化，在80Gb/s PAM4下实现了优异的1.75dB值。这一指标已成为评估PAM4发射器性能的行业标准，确认即使在这一高数据速率下，信号质量也满足光通信链路的要求。80Gb/s的出色性能使该发射器跻身于文献报道的最先进硅基光电子PAM4发射器之列。

图8：不同数据速率下的测量PAM4光学眼图，从50Gb/s到80Gb/s，显示了电平控制、边沿速率控制和FFE在维持高速下眼图开口方面的有效性。

硅锗雪崩光电二极管设计：接收器采用了硅锗雪崩光电二极管，具有几个创新设计特点以优化性能。APD在P-Ge区域采用单向载流子掺杂，改善了载流子传输特性并增强了高频响应。实施了倾斜侧壁结构，以避免高电场集中并防止过早击穿，提高了器件的可靠性和操作范围。

为了提高光吸收效率，APD在战略位置包含了分布式布拉格反射器。这种反射器增加了入射光与吸收区域之间的有效相互作用长度，而无需物理延长器件。为了与光纤接口，设计包含了一个垂直光栅耦合器，便于将光从光纤耦合到光电二极管。在超过9V的反向偏置电压下，APD表现出显著的雪崩增益，在9.6V时达到约25的最大增益，尽管在更高增益设置下带宽相应减小。

图9：硅锗雪崩光电二极管结构的截面图，显示P-Ge、i-Ge、i-Si和N+ Si层及其各自的厚度和掺杂浓度，旁边是制造好的器件照片。

模拟前端（AFE）：接收器模拟前端由一系列精心设计的组件组成，平衡了噪声性能、带宽和增益。第一级是基于反相器的跨阻抗放大器，带有400Ω并联反馈电阻，提供7GHz适度带宽。这种有限带宽是有意为之，因为它有助于抑制带内输入参考噪声，提高接收器第一级放大的灵敏度。

TIA之后是连续时间线性均衡器，提供最高5dB的峰值增强，有八种不同调整设置。CTLE通过巧妙的线路安排产生这种峰值增强，减去具有不同频率特性的上下信号路径的响应。AFE链中的最后一级是变增益放大器，采用有源电感负载，与常规电阻负载相比几乎使其带宽翻倍。这三个级的组合将整体带宽从TIA的7GHz扩展到完整AFE的令人印象深刻的38GHz，同时保持67.5dBΩ的高跨阻抗。

图10：模拟前端（AFE）的线路图，显示带有反馈电阻的基于反相器的TIA、CTLE级和带有DC反馈环路的VGA放大器链，用于消除APD电流。

PAM4切片器和时钟恢复：PAM4信号的数字化通过四分之一速率切片器和温度计到二进制解码器完成。切片器线路使用精心施加的偏移和阈值电压来区分四个PAM4电平并提取MSB和LSB数据流。以四分之一速率工作降低了这些线路的定时要求，简化了它们的设计并提高了可靠性。

对于时钟恢复，接收器采用注入锁定振荡器生成切片器所需的四分之一速率采样时钟。这种方法提供良好的抖动性能，同时比完整的锁相环消耗更少功率。完整的28nm CMOS PAM4光接收器占用931μm×1077μm的硅面积，在56Gb/s下消耗90.2mW，对应于1.61pJ/bit的能量效率。在功率分布中，AFE和时钟生成线路是主要消耗者，分别占总功率的43.9%和44.6%。

图11：PAM4切片器线路详细信息，显示基于StrongARM锁存器的比较器设计，带有偏移电压输入，以及PAM4信号电平与用于MSB和LSB解码的阈值电平之间的关系。

接收器性能：接收器展示了与适度APD增益一起改善的出色灵敏度特性。测量表明，当APD增益从1增加到2时，光调制振幅灵敏度提高了2dB。然而，在增益为3时，APD的带宽限制开始影响性能，说明了雪崩光电二极管中增益和带宽之间的权衡。这一结果表明对于这种特定设计，最佳工作点约为增益2。

定时性能对于高速接收器同样重要，这一设计在10^-3比特错误率下实现了0.15 UI（单位间隔）的定时裕度。这一裕度表明时钟恢复性能强健，为适应实际系统环境中的定时变化和抖动提供了足够的灵活性。良好灵敏度和定时裕度的组合证明了接收器在要求苛刻的数据中心互连应用中可靠运行的能力。

图12：测量结果显示不同APD增益设置下的接收器灵敏度（左），增益从1增加到2时灵敏度提高2dB，以及定时裕度测量（右），在BER=10^-3时展示0.15 UI裕度。

全链路实验结果：完整链路演示将发射器和接收器子系统结合在一起，以验证端到端性能。实验设置包括向微环调制器提供连续波光的外部1310nm激光器，发射器芯片生成驱动调制器的MSB/LSB PAM2电信号。产生的PAM4光学输出通过准直透镜系统传递到APD，接收器的解串行MSB/LSB流通过比特错误率测试仪进行评估。

在50Gb/s PAM4操作下，完整链路在光调制振幅灵敏度为-4.66dBm时实现了10^-3的比特错误率。尽管这一性能令人印象深刻，但链路并未以发射器或接收器单独的全速能力运行。限制主要来自测试设置中使用的掺镨光纤放大器引入的放大自发辐射噪声，以及接收器输入动态范围限制。这些问题可以在未来迭代中通过改进光耦合效率和优化增益设置来解决。

图13：全链路测量设置的框图，显示从激光源通过发射器、带有PDFA的光路径到接收器和BERT设备的信号路径，用于性能评估。

引用的文献展示了一个完整的硅基光电子PAM4收发器系统，在发射器和接收器子系统中都有几项重要创新。发射器采用基于光学DAC的方法，使用两段式微环调制器，与28nm CMOS MSB/LSB驱动器异构集成。这些驱动器具有独立摆幅控制和非对称前馈均衡功能，使数据速率高达80Gb/s的操作成为可能。

接收器方面结合了硅锗雪崩光电二极管和精心设计的模拟前端，包括低带宽TIA和CTLE级，以优化灵敏度和带宽。这种组合在56Gb/s PAM4操作下实现了出色性能。当测试50Gb/s PAM4的全收发器链路时，它展示了良好的灵敏度，在-4.66dBm OMA下BER为10^-3。

这些硅基光电子收发器技术的进步展示了高速、能效高的光互连满足现代数据中心不断增长的带宽需求的潜力，特别是对于需要大规模数据移动能力的AI应用。先进CMOS线路与硅基光电子器件的集成指向未来系统，这些系统可以实现更高性能，同时保持广泛部署所需的成本和功率效率。

参考文献