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简介

微处理器技术的发展几十年来一直遵循摩尔定律，晶体管数量大约每两年翻一番。然而，随着传统缩放方法达到物理极限，行业现在需要更全面的方法来继续提高性能。当今的应用不仅要求原始性能，还要求效率，特别关注每瓦性能的缩放。

从微处理器趋势数据可以看出，虽然晶体管数量持续增加，但其他指标已发生根本性变化。2000年代以来，时钟频率提升已趋于平缓，而功耗问题导致了多核架构的发展。GPU计算出现了指数级性能提升（每年2倍），相比单线程CPU性能（每年1.1倍）。

图1：微处理器技术趋势显示，性能和效率指标已经分化，在埃尺度时代每瓦性能成为关键。

晶体管仍然是现代计算的基础推动力，特别是对于AI应用。支持当今AI革命的大型数据中心依赖于日益复杂和节能的晶体管技术。

图2：晶体管支持的创新显示AI能力直接与半导体进步相关，数据中心是关键基础设施。

埃尺度时代的发展路径遵循三个不同但互补的策略：更多摩尔（通过晶体管架构和制造创新继续传统缩放）、超越摩尔（跨多种技术和功能的系统级集成）和后摩尔（探索全新的计算范式和材料）。

"更多摩尔"方法专注于继续微型化，同时保持或改进功率、性能和面积（PPA）指标。这一路径需要晶体管架构、制造工艺和设计方法的重大创新。

从平面场效应晶体管到鳍式场效应晶体管，再到现在的环绕栅极（GAA）结构，代表了行业应对小尺寸下短沟道效应的解决方案。随着栅极长度缩小，控制沟道变得越来越困难，促使了3D架构的发展。

图3：MOSFET演变时间线显示从平面到3D架构的转变，GAA技术将逻辑平台扩展到1.4纳米及更小。

这些转变背后的物理原理受基本方程式支配，决定了晶体管正常工作所需的最小栅极长度（Lmin）。当行业推进到30纳米以下栅极长度时，传统的平面晶体管面临严重限制。FinFET通过在沟道三面包围栅极提供了更好的静电控制，使缩放能够继续到约5纳米。

现在，GAA（或纳米片）结构代表了下一个逻辑进步，栅极完全环绕沟道以实现最佳控制。三星将其实现标记为多桥沟道场效应晶体管（MBCFET™）。这种架构将缩放路线图扩展到1.4纳米及更远。

随着尺寸继续缩小，变化问题变得越来越严重。芯片特性遵循最坏情况而非典型性能，这意味着控制变异性变得与提高平均性能同样重要。

图4：变异对电路性能的影响，显示减少变异性比提高平均性能更有益。

影响局部变异的关键因素包括线边缘粗糙度、功函数变异、随机掺杂波动和短沟道免疫性。从FinFET到GAA结构的转变解决了部分挑战，但需要管理新的制造复杂性。设计创新，如可变纳米片宽度，允许使用不同晶体管特性进行标准单元优化。

极紫外光刻（EUV）技术对继续摩尔定律至关重要，而高数值孔径（High-NA）EUV代表这一关键技术的下一步进展。

图5：High-NA EUV带来分辨率增强的下一重大步骤，允许在显著小尺寸下进行图案化。

High-NA EUV比当前EUV系统提供约70%的分辨率提升。然而，它也带来新挑战，包括减小的视场尺寸和随机缺陷控制的增加复杂性。

随着晶体管缩放继续，互连技术面临其自身的挑战集。新方法包括双damascene延伸、包括2D材料在内的新材料以及使用替代金属的半damascene集成。

图6：互连路线图显示从传统双damascene到新材料集成的半damascene工艺的转变。

近期工艺技术中最显著的创新之一是背面电源分配网络（BSPDN），它将电源分配移至芯片背面以减少前端布线层中的金属拥塞。

图7：背面电源分配大大缩短了电源分配与晶体管之间的路径，减少IR压降。

BSPDN提供多项优势，包括降低电源分配电阻、改善IR压降特性、更高效的前端布线以及无需M1节距缩放的单元高度和线宽缩放。英特尔、三星和台积电等多家制造商已展示BSPDN技术，凸显其对未来节点的重要性。

虽然"更多摩尔"专注于晶体管缩放，但"超越摩尔"强调通过跨多种技术的系统级集成增强功能。

异构集成将不同类型的芯片或技术组合在单个封装中以优化整体系统性能。这种方法实现了基于专用组件的chiplet设计、结合不同技术的多功能集成以及针对特定应用的定制。

图8：异构集成使晶体管总数量实现指数级增长，NVIDIA的Blackwell架构达到2080亿晶体管。

先进封装技术如硅通孔（TSV）和混合键合已成为系统性能的关键推动因素。

图9：显示支持3D集成的TSV和混合键合方法的先进封装技术。

3D集成通过创新架构将存储器靠近逻辑并优化通信路径，为功率和性能提供了显著益处。

图10：3D-IC已成为功率和性能的推动因素，通过存储器-逻辑分区在面积、速度和功率方面实现优势。

高性能计算从这些方法中特别受益，如AMD的MI300A处理器将CPU和GPU芯片与HBM存储器组合在复杂的3D堆叠配置中。这种集成策略最大化带宽同时最小化功耗，对AI等数据密集型应用是关键优势。

随着铜互连达到带宽-距离限制，光互连正从远距离应用向芯片到芯片甚至片上通信迁移。这些光子互连提供与电气替代方案根本不同的缩放特性，以较低功耗提供满足增长带宽需求的解决方案。

图11：光互连正从远距离应用向封装到封装连接迁移，解决铜带宽限制。

光电共封装（CPO）代表一种先进实现，将光学和硅集成在单个封装基板上。这种方法大大减少了电信号必须传输的距离，提高系统效率和性能。

图12：光电共封装将光组件直接与硅集成在单个封装中，降低功耗并增加带宽。

管理日益复杂的系统需要综合方法处理热、机械和电源考虑因素。行业已从主要关注功能正确性演变为处理复杂相互关联的物理因素。

图13：系统级管理已从纯功能验证演变为包括热和机械考虑在内的综合指标。

热管理在3D结构中变得尤为关键，因为散热路径更复杂，密集集成产生必须仔细管理的热点。

图14：3D结构中的热管理显示温度分布和背面电源分配的热点挑战。

该领域的创新包括精密热建模、新型冷却解决方案和分配产热组件的架构方法。芯片背面不仅用于电源分配，还用于热管理功能。

"后摩尔"路径探索全新的计算方法，可能最终补充或替代传统CMOS技术。

具有2D材料的超薄体晶体管在极度缩小的器件中控制短沟道效应方面提供潜在优势。这些材料可以在硅难以维持的尺寸下保持沟道完整性。

图15：2D材料在超薄体晶体管中提供潜在优势，具有利于高度缩小器件的独特迁移率和隧穿特性。

过渡金属二硫化物（TMDs）等材料在极薄尺寸下比硅保持更好的迁移率，而其更高的有效质量有助于抑制源漏隧穿泄漏。这些特性使其成为后硅沟道材料的有望候选者，尽管存在重大制造挑战。

量子计算代表一种根本不同的计算方法，对某些问题类别具有潜在指数级优势。与经典位不同，量子计算机利用可以存在于叠加状态的量子位，实现根本不同的计算方法。

图16：谷歌的Willow量子芯片在不到5分钟内完成了标准基准计算，而今天最快的超级计算机需要10 septillion（10^25）年。

虽然量子计算仍处于早期阶段，但主要技术公司和研究机构正在这一领域进行大量投资。在密码学、材料科学和优化问题等领域的量子优势潜力推动了持续研究，尽管在量子位相干性和纠错方面存在显著挑战。

处理器和存储器之间日益增大的性能差距（每年约增加50%）促使了直接在存储器结构内执行计算的架构。这种方法通过减少数据移动来解决"存储墙"问题，数据移动已成为系统功耗的主导因素。

图17：存内计算通过将计算直接移入存储结构来解决处理器和存储器之间不断增长的性能差距。

三星的HBM-PIM（存内处理）演示器对某些工作负载显示出2.6倍的性能提升和2.7倍的能效提升。这些方法对具有高存储器带宽需求的应用特别有效，如神经网络推理和某些数据库操作。

类脑架构试图模仿人脑的效率，人脑以比传统计算机高数量级的能效运行。这种生物灵感方法为某些应用提供了潜在的变革性优势。

图18：类脑计算旨在实现类似大脑的效率，人脑比超级计算机"强大"8倍，同时使用的能量少680,000倍。

AI系统的能耗仍是一个重大挑战，像ChatGPT这样的模型在训练（约1.3吉瓦时）和推理（每个问题约3.96瓦时）方面都需要大量资源。类脑方法旨在通过根本不同的计算范式显著提高效率，包括基于峰值的处理和更接近生物神经元的新型存储计算材料。

埃尺度时代为半导体技术带来了挑战和机遇。行业正在追求多种互补策略，而非单一前进路径。更多摩尔继续通过晶体管架构、制造和设计创新的缩放之旅，包括GAA结构、High-NA EUV和背面电源分配。超越摩尔通过异构封装、3D堆叠、硅基光电子和综合热/机械管理强调系统级集成。后摩尔探索全新计算范式，包括2D材料、量子计算、存内处理和类脑计算。

这些路径不是互斥的，而是共同塑造计算未来的互补方法。半导体行业已多次克服看似难以逾越的障碍，即使在达到原子尺度时，这种创新精神仍在推动进步。

如Cho博士的全面分析所示，跨科学学科和行业部门的合作对未来数年成功导航这些路径至为重要。下一代计算创新将从这种综合方法中产生，将传统缩放与系统级创新和全新范式相结合，实现计算能力和效率的持续进步。

参考文献