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引言

在现代半导体制造中，当制造商尝试生产大型单片芯片时，良率通常会随着芯片尺寸的增加呈指数级下降。通过将功能划分为更小的Chiplet，制造商可以显着提高良率，因为一个Chiplet的缺陷不会导致整个芯片报废。

图1展示了通过更小的芯片尺寸提高良率，以及通过异构集成实现工艺灵活性的优势。

Chiplet技术提供的工艺灵活性使制造商能够使用不同的工艺节点优化不同的组件。例如，高性能逻辑可以使用最先进的工艺节点（如5nm或3nm）制造，而I/O组件可以使用更成熟、更具成本效益的工艺（如28nm或14nm）。这种异构集成能力还扩展到了特殊技术，如氮化镓和磷化铟，这些技术可以与传统CMOS组件集成在一起。

业界已经开发出复杂的Chiplet集成方法，主要集中在两种关键技术上：基于硅中介层的解决方案和基于桥接的互连技术。每种方法在制造复杂性、成本和性能方面都有独特的优势和权衡。

图2展示了基于业界硅中介层和基于EMIB-MT的连接解决方案的架构差异，突出显示结构特征。

基于硅中介层的方法使用带有硅通孔（TSV）的硅基板来实现Chiplet之间的互连。这种技术提供出色的凸点位置灵活性和标准化的制造工艺。然而，硅中介层的尺寸受到制造限制，通常限制在850mm²左右。片外I/O信号的布线长度往往较长，可能影响高速信号完整性。

EMIB-MT技术代表了桥接连接技术的演进。这种方法在封装基板中嵌入多个硅桥，支持超过标准光罩尺寸八倍的设计。该技术减少了TSV对片外I/O布线的影响，并通过并行处理能力最小化制造进度的影响。

标准化的Chiplet接口是确保互操作性和性能的关键技术。UCIe 2.0已经成为一个主要标准，提供多种实现选项以满足各种设计需求。

图3展示了可用于Chiplet集成的全面接口选项，包括UCIe、JEDEC标准和其他开放规范的详细说明。

UCIe 2.0的实现有两个主要变体：使用45-55μm间距的先进实现方案，用于实现最大密度和性能；使用110-130μm间距的标准实现方案，适用于对成本更敏感的应用。该标准支持多种协议，包括PCIe、CXL、流式传输和原始模式，为不同使用场景提供灵活性。

在内存领域，JEDEC持续推进性能边界。HBM3技术已突破1-TBps带宽阈值，而HBM4规范的目标是达到1.6-TBps。这些内存接口技术的进步对满足现代计算应用日益增长的带宽需求非常重要。

图4显示了详细的供电分析结果，包括MIM覆盖模式和直流电压降分布。

系统实现了极低的电压降，VCCIO在105度摄氏度工作温度下仅显示9mV的压降。VDDQ和辅助电源轨表现更佳，仅有4mV的压降。这些结果是在保持83-85%的MIM区域效率的同时实现的，表明供电结构充分利用了可用的硅面积。

信号完整性分析在不同实现方法中同样显示出出色的性能指标。EMIB-MT技术使用四层金属进行I/O布线，在写入模式操作中实现9.8G数据速率。这种实现方式在约5.4mm的最大主布线长度上保持信号质量，尽管互连不确定性为30%。

图5提供了EMIB和EMIB-MT实现之间的信号完整性分析比较，显示详细的眼图和性能指标。

HBM3e集成显示出独特的优势。物理实现使用55μm硅凸点间距和130μm封装侧凸点间距，需要仔细考虑这些不同互连密度之间的过渡。在所有电压域中，供电系统表现出强健的性能。PHY VDD和VDDQL轨在105度摄氏度时保持电压降低于10mV。DRAM VDDQ表现优异，仅2mV压降，而VDDQL显示适中的5mV压降。

Chiplet集成技术的详细分析展示了先进封装解决方案在现代计算系统中的实用性。EMIB-MT技术在信号完整性和供电领域都展现出优异性能。UCIe和HBM3e集成的成功验证为这一技术方向奠定了基础。标准化接口、先进封装技术和对电气性能的严格要求，共同确保了复杂多芯片系统的可靠高速运行。

参考文献