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引言

先进封装的演变

摩尔定律放缓导致半导体行业发生了范式转变。在晶体管级别的传统缩放变得越来越困难且昂贵的同时，先进封装成为继续提高性能、功能和效率的关键策略。先进封装将多个芯片集成在单个封装中，实现针对特定功能优化的各种组件的异构集成。

在当前半导体格局中，先进封装在连接纳米级晶体管和宏观级电路板方面发挥关键作用。如图1所示，先进封装跨越了从芯片级到系统级的各种集成层次。

图1：显示从纳米级到微米级技术转变的先进封装技术路线图，说明了不同封装技术如何随时间演变，以弥合晶体管级集成和系统级集成之间的差距。

先进封装技术经历了显著增长，预计市场将从2023年以11%的复合年增长率增长，到2029年达到695亿美元。AI和HPC应用的需求不断增加，推动了这一增长，因为这些应用需要更高的带宽、更低的延迟和更好的功率效率，而这些只能通过先进封装解决方案实现。

AI和HPC的关键先进封装技术

几种先进封装技术对AI和HPC应用很重要，每种技术都提供独特优势并解决特定挑战。

2.5D和3D集成技术代表了先进封装中最复杂的方法。在2.5D集成中，多个裸片并排放置在一个转接板上，该转接板在裸片之间提供高密度互连。在3D集成中，裸片垂直堆叠，实现更高带宽和更低延迟。

图2：高端封装路线图显示应用需求与封装技术之间的关系，将不同应用映射到相应的封装技术，突出显示AI和HPC应用所需的日益增加的复杂性。

台积电的CoWoS（晶圆上芯片基板）和英特尔的EMIB（嵌入式多裸片互连桥）是广泛应用于AI加速器和HPC系统的2.5D集成技术的突出例子。这些技术使高带宽内存(HBM)与计算裸片集成，这对数据密集型AI工作负载很重要。

Chiplet方法涉及将大型片上系统(SoC)设计分解为更小的功能块或"chiplet"，这些功能块可以单独制造，然后集成到单个封装中。这种方法提供了几个优势，包括提高良率、优化成本以及能够混合搭配使用不同工艺节点制造的组件。

图3：从SoC到Chiplet的旅程，说明从单体SoC设计到分解的基于chiplet的方法的演变。显示了chiplet如何实现更灵活、更具成本效益的系统设计。

从单体SoC到基于chiplet的设计的转变对AI和HPC应用特别有益，在这些应用中，高性能计算核心、专用加速器和高带宽内存的组合非常重要。像AMD及其3D V-Cache技术和NVIDIA及其多裸片GPU等公司正在利用chiplet架构推动AI和HPC性能的发展。

图4：混合键合技术与传统凸点方法的比较。说明了混合键合在互连密度和性能方面的优势。

混合键合对需要裸片之间高带宽、低延迟连接的AI和HPC应用特别有价值。焊料凸点的消除减少了信号路径长度和寄生效应，从而改善了信号完整性和功率效率。台积电、英特尔和三星等公司正在大力投资混合键合技术，以实现新一代AI和HPC产品。

先进封装中的热管理挑战

随着先进封装使更多计算能力集成到更小的形状因素中，热管理成为一个关键挑战。功率密度的增加导致温度升高，如果不妥善管理，可能会对性能、可靠性和寿命产生负面影响。

图5：先进封装中的热管理挑战。说明了随着封装复杂性增加，热管理的重要性不断提高。

AI和HPC应用的先进封装中的热挑战是多方面的：

1. 增加的功率密度：随着更多裸片集成到单个封装中，功率密度急剧增加。AI加速器和HPC处理器可以消耗数百瓦的功率，产生大量必须有效散发的热量。

2. 热阻：在多裸片封装中，从热源到散热器的热路径变得更加复杂。由于封装中的多个界面和材料，热阻增加，使散热更加困难。

3. 热耦合：在具有多个裸片的封装中，一个裸片产生的热量可能会影响相邻裸片的温度。这种热耦合使热管理策略复杂化，可能导致热点和热不平衡。

4. 材料限制：封装材料如模塑料、填充料和基板的热导率有限。随着封装变得更加复杂，这些材料限制成为热性能的更重要约束。

为了解决这些挑战，AI和HPC的先进封装解决方案结合了各种热管理策略：

• 先进的热界面材料(TIMs)：开发具有改进热导率的高性能TIMs，以减少裸片和散热器之间的热阻。

• 集成散热器：金属散热器集成到封装中，以更均匀地分散热量并减少热点。

• 直接液体冷却：对于最苛刻的AI和HPC应用，实施直接液体冷却解决方案以实现必要的冷却能力。

• 热意识设计：热考虑因素越来越多地集成到封装设计的早期阶段，热模拟指导裸片的放置和材料的选择。

供电挑战

供电是AI和HPC应用先进封装的另一个关键挑战。随着AI加速器和HPC处理器消耗更多功率，向裸片提供清洁稳定的电力变得越来越困难。

图6：背面供电网络(BSPDN)方法。显示了领先半导体公司如何采用BSPDN技术来提高供电效率。

通过裸片正面提供电力的传统方法面临几个限制：

• IR下降：当电流流过供电网络时，由于互连的电阻会发生电压下降。这些IR下降可能导致性能下降和可靠性问题。

• 供电网络(PDN)拥塞：供电网络与裸片正面的信号网络争夺空间，导致布线拥塞和设计挑战。

• 功率密度限制：随着功率密度增加，供电网络的载流能力成为一个限制因素。

为了解决这些挑战，正在开发创新的供电解决方案：

背面供电网络(BSPDN)是一种新兴创新，解决了功率效率和晶体管密度方面的关键挑战。通过将供电重新定位到晶圆背面，BSPDN实现了更高效的供电并减少了裸片正面的拥塞。

英特尔的PowerVia、台积电的Super PowerRail和三星的BSPDN解决方案是领先半导体公司正在开发的背面供电技术的例子。这些技术有望在性能和功率效率方面带来显著改善：

• 增强计算性能：台积电的A16工艺与Super PowerRail相比其N2P节点提供了10%更高的时钟速度或15-20%的功耗减少。

• 增加晶体管密度：背面供电的集成允许通过释放裸片正面的空间来实现更高的晶体管密度。

• 优化功率效率：BSPDN减少IR下降并改善功率分配，实现更高效的供电。

三星的集成堆叠电容器(ISC)技术代表了HPC应用功率完整性方向的另一战略举措。ISC技术提供高电容密度和噪声抑制能力，这对于在高性能AI和HPC应用中保持稳定供电至关重要。

高带宽应用的光电共封装

随着AI和HPC应用对更高带宽的需求不断增加，传统电气I/O在功耗和信号完整性方面面临限制。光电共封装(CPO)作为有前途的解决方案出现，通过将光学通信直接集成到封装上来解决这些挑战。

图7：光电共封装(CPO)技术路线图。说明了CPO技术从可插拔模块到完全集成光学I/O的演变。

CPO为AI和HPC应用提供几个优势：

• 更高的带宽密度：与电气互连相比，光学互连实现更高的带宽密度，支持AI和HPC应用不断增加的数据传输需求。

• 更低的功耗：与电气互连相比，光学互连每比特消耗显著更少的功率，提高整体系统效率。

• 更长的距离：光信号可以在最小衰减的情况下传输更长距离，实现更灵活的系统架构。

• 减少延迟：通过直接在封装上集成光学I/O，CPO与传统可插拔光学模块相比减少了延迟。

CPO技术的演变正在从近封装光学(NPO)到完全集成光学I/O发展，每一步都使光学接口更接近处理器裸片。这一趋势对数据密集型工作负载的AI应用特别重要，这些应用需要越来越高的带宽。

结论

参考文献

END