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CMOS集成压电MEMS PDK方案

引言

压电MEMS与CMOS技术的集成是微系统工程领域的重要进展。与具有完善工艺设计套件（PDK）的传统CMOS工艺相比，压电MEMS集成缺乏标准化设计框架。本文探讨了创建压电MEMS与CMOS技术集成的全面PDK方案，重点关注基于氮化铝（AlN）的工艺[1]。

工艺架构和层级堆叠

基本架构由精心选择的层级构成，支持多种器件功能。这套工艺在康奈尔纳米科技设施（CNF）开发，包含六个基本层级。从底部到顶部的层级组成包括二氧化硅释放层（1000纳米），氮化铝缓冲层用于电气绝缘（50纳米），底部钛/铂电极（100/20纳米），氮化铝压电层（0.5、1和1.5微米），顶部钛/铝电极（200/20纳米），以及顶部氮化硅缓冲层（300-900纳米）。

图1：压电MEMS工艺流程的横截面视图，展示层级堆叠排列。

器件集成和版图设计

工艺实现在单一平台上集成多种器件类型，展现了方案的多功能性。版图使用10 x 10毫米的光罩尺寸，容纳各种器件配置。整个设计包含GHz换能器、PMUTs、CMRs、FBARs和工艺校准结构等多种器件，通过优化的布局实现高度集成。

图2：光罩版图显示了多种器件类型的集成，包括GHz换能器、PMUTs、CMRs、FBARs和工艺校准结构。

图3：详细的工艺流程图，展示了制作悬空和固支撑氮化铝换能器的工艺步骤，包括双形态器件的氮化硅缓冲层。

制造工艺

制造工艺采用一系列先进技术确保器件精确形成。ASML 248纳米深紫外光刻工艺配合UV210深紫外正性光刻胶和UV42P防反射涂层实现高分辨率图形化。多步离子束刻蚀用于电极图形化，使用应力调节单元（SAU）进行应力可控的氮化铝沉积，通过PECVD工艺完成氮化硅层沉积。这些工艺步骤的精确控制确保了最终器件的性能和可靠性。

器件实现与结果

图4：制作完成的器件图像，显示(a) FBAR（150x150微米），(b) CMR（150x100微米），(c) PMUTs（2x4阵列，R=50微米），(d) GHz换能器（200微米x200微米）。

图5：测量结果显示(a) 100微米GHz BAW换能器的接收信号，(b) CMR的S11测量，(c) 100微米FBAR的Z11测量。

工艺成功展示了多种器件类型的实现。GHz换能器达到超过80mVpp的回波幅度，FBAR谐振器实现了2.5 GHz的设计频率，CMR器件显示了预期的800 MHz谐振特性。虽然PMUTs展现了结构完整性，但产率方面仍需进一步优化。这些结果验证了工艺方案的可行性和性能潜力。

未来发展

此技术的发展方向包含多个关键改进领域。工艺改进方面需要实现图形化释放层，集成电极间的导通孔连接，开发频率调节能力，以及优化悬空结构的应力控制。PDK开发需要创建全面的版图环境，实现设计规则检查和布局对版规则检查，开发准确的仿真模型，以及生成自动化参数单元库。

工艺的成功实现证明了创建压电MEMS与CMOS技术统一集成平台的可行性。有望使复杂MEMS设计变得更加普及，类似于标准CMOS PDK对集成电路设计带来的变革。本文概述了压电MEMS集成的基础框架，多种器件类型的成功实现验证了这种方案的多功能性及在商业应用中的潜力。

参考文献

[1] B. Davaji, J. Kuo, M. Rinaldi, and A. Lal, "Towards a CMOS Integrated Piezoelectric MEMS Process Design Kit," in Solid-State Sensors, Actuators, and Microsystems Workshop, Hilton Head Island, SC, USA, Jun. 5-9, 2022, pp. 31-34, doi: 10.31438/trf.hh2022.7.

END