导言
本文为大家介绍麻省理工学院的Microphotonics Center （MphC）与PhotonDelta 在2024年三月底联合发布的 Integrated Photonic System Roadmap-International （IPSR-I）当中的InP 以及 III-V 化合物半导体篇。光电芯片（PIC）在商业上已经站稳脚跟，主要供应商为光通信收发器等应用提供了大量复杂的 PIC 产品。磷化铟（InP）和其他 III-V 族化合物半导体的单片集成能力是一个关键因素。这些直接带隙材料非常适合在单个芯片上集成各种有源光子组件，如半导体激光器、光放大器、调制器和光电探测器，以及无源波导和滤波器。
本教程将回顾 InP 和 III-V 化合物半导体在集成光子制造中的现状、挑战和未来技术需求。将各种光学组件集成到芯片上可实现通信以外的新应用，如激光雷达、光学传感器、生物医学设备等。但要满足预期增长并降低成本，还需要进一步扩大制造基础设施的规模。
现状
InP PIC 以数据通信和电信应用为主，2022 年的市场规模为 20 亿欧元，预计到 2027 年将超过 50 亿欧元。目前的基础设施足以满足当今市场的需求，但要以更低的成本实现更高的产量，还需要大量投资来扩大制造和测试规模。
其中一个推动因素是 ”通用 ”开放式 InP 代工厂的出现。这些代工厂提供符合批量生产要求的标准化制造工艺，使许多用户能够分担 PIC 原型设计和制造成本。与内部开发专有工艺相比，这种模式大大降低了进入门槛。
然而，要将 InP 工艺过渡到真正的大批量生产规模，就必须使目前部分手工操作的设备实现自动化，提高制造精度，并最终转向更大的晶圆尺寸，而不是目前使用的 3-4 英寸 InP 晶圆。
挑战和需求
InP 面临的一个主要挑战是缺乏可与硅 CMOS 工厂媲美的大规模制造基础设施。图 1 着重强调了几堵 ”紫色砖墙”，它们需要大量的工业研发才能克服。
其中一堵墙是将 InP 器件转移到硅衬底上，以充分利用 CMOS 工厂，并实现向 8 英寸及更大尺寸晶圆的扩展。在硅上生长高质量的 InP 晶体层非常困难，或者将预制 InP 晶体层转移到硅衬底需要开发新的混合集成工艺。
对于 InP 激光源而言，要降低奥杰尔重组造成的效率损失，并使其能够在 100°C 以上的温度下工作，可能需要开发新的材料。同样，要改善电光调制器的带宽与效率之间的权衡，也可能需要开发新的材料。
在制造方面，关键的需求是 DUV 光刻扫描仪能够处理较小的 3-4 英寸 InP 晶圆，并达到所需的平面度规格。虽然已经展示了相关工具，但要使其商业化还需要额外的投资。
更高性能、更大批量 InP 集成电路的其他优先需求包括：
全自动外延、蚀刻、沉积工具，带盒式装载（<5 年）
提高层厚度和蚀刻深度的可重复性和均匀性，达到 <1%（<5 年）
降低外延再生长的缺陷密度（<5 年）
扩展到 6 英寸晶圆（5-10 年）
利用膜技术提高集成密度（5-10 年）
直接在 8”+ 硅衬底上加工 InP（>10 年）
以下章节将深入探讨 InP 集成电路关键方面的制造要求、现状和未来需求。
材料和制造工艺
主要的 III-V 族半导体材料系统基于砷化镓 （GaAs），用于波长较短的 ~800-1100nm 波段；基于磷化铟 （InP），用于光纤通信中使用的 ~1200-1700nm 波段。InP 材料系统的优势在于能够通过与 InGaAsP 等化合物进行合金化，在宽广的波长范围内精确地设计光学特性。
图 1 总结了制造基于 InP 的光子元件和 PIC 的关键制造工艺：
晶体半导体层栈的外延生长
光刻，对层进行图案化
蚀刻以去除选定区域的层
沉积用于钝化和金属化的电介质和金属
晶片减薄和抛光
切割和刻面涂层
外延生长和再生长 第一个关键步骤是外延生长半导体层栈，对层厚、成分和掺杂水平进行精确控制。这种多层堆栈包括量子阱等功能层，可实现激光或探测功能。
金属有机化学气相沉积（MOCVD）是最常见的外延技术，不过分子束外延（MBE）也能提供雪崩光电二极管等某些器件所需的突变掺杂曲线。
在同一芯片上单片集成激光器、调制器和探测器等不同组件类型，需要使用对接再生长或选择性区域再生长等技术执行多个外延生长步骤。在对接法中，第一层堆栈被选择性地移除，然后在这些区域重新生长第二层堆栈。选择性区域生长依靠介质掩模图案附近的生长率变化来移动带边并改变光电特性。
展望未来 5-10 年，需要改进原位监测和自动化，以提高外延厚度、成分和掺杂的可重复性，使其达到 0.1-0.2% 以内。此外，还需要扩大设备规模，以处理更大尺寸的晶片。
光刻和蚀刻 在外延生长之后，光刻技术将通过选择性蚀刻对半导体层进行图案化。对于 PIC，根据所需的分辨率，可采用步进光刻和电子束直接写入两种方法。
分辨率更高的 193nm DUV 光刻工具对于扩大 InP PIC 制造规模很重要。虽然用于 CMOS 制造的 DUV 扫描仪的叠加精度<10 纳米，但它们是为直径≥6 英寸的晶片设计的。用于处理具有足够平面度的较小 3-4 英寸 InP 晶圆的适配器已经得到验证，但尚未投入市场。
在蚀刻方面，对蚀刻深度均匀性和侧壁粗糙度/角度控制的要求需要在 5-10 年内提高一个数量级，分别达到小于 0.1% 和小于 1-2nm 的范围。与其他半导体制造领域的工具相比，这可能需要过渡到具有更强原位监测和控制能力的工具设计。
材料沉积、退火和集成 等离子体增强化学气相沉积 （PECVD） 通常用于沉积电介质，如用于钝化、硬掩膜和其他功能的硅氧化物和氮化物。电子束和溅射工具用于金属沉积。
在材料沉积后还会进行热退火步骤，以调整介电应力、金属半导体界面和掺杂半导体层的电活化等特性（表 1）。平面化等其他步骤也可利用热处理。
裸露的半导体表面需要钝化层，以便在多个后续热加工步骤、包装和最终使用操作条件下保持稳定的低漏电流。激光和波导元件的开裂面也需要钝化，通常需要低温沉积工艺来保持光滑的表面质量。
随着 PIC 复杂性的增加，通过模式转换器、锥形蚀刻和再生长集成来控制波导接口的反射也将变得更加重要。利用蚀刻刻面或光栅耦合器进行晶圆级表征，可以改进工艺监测和控制。
这些广泛的材料和集成要求推动了对蚀刻清洁、沉积条件、热预算、表面钝化和所有加工层面的平面化的持续工艺开发和优化需求。
测试和质量/可靠性 实现更高的 InP PIC 产量和产能的关键是在从晶圆级到封装芯片和模块的所有阶段实施标准化的自动测试能力。
晶圆级测试必须向前推进，以便通过集成的垂直输出耦合器测量光学参数，避免裂解（图 2）。这有助于更早地进行跨晶圆的在线测试，以减少工艺变异性，并在组装前识别已知的不良品。电气功能测试可提供额外的补充数据。
商用 InP 器件的可靠性数据表明，如果制造和封装得当，产品寿命可达 20 年以上。但是，与传统的 InP 分立器件相比，要提高制程自动化和晶圆规模，就需要根据 InP PIC 的独特要求调整良率模型和监控流程。
图 1. InP 和 III-V 材料的紫色砖墙
表 1. 在材料沉积后加入热退火步骤，以调整介电应力、金属-半导体界面和掺杂半导体层的电活化等特性
衬底技术
领先的商业供应商目前使用直径为 3-4 英寸的 InP 衬底来制造 PIC。然而，随着市场的增长，需要扩展到更大的晶圆尺寸，以通过规模经济降低成本。
目前，6 英寸半绝缘 InP 晶圆可用于研发，但缺陷密度略高于 4 英寸晶圆。但随着需求的增加，晶圆供应商可以提高更大直径 InP 基底面的质量。
目前正在探索的另一种方法是在硅衬底上使用粘合 InP 膜层加工基于 InP 的器件。这样可以过渡到与 CMOS 晶圆厂兼容的 8 英寸或更大的晶圆尺寸，同时保持 InP 作为有源光子材料。
粘合工艺首先在 2-4 英寸的小型 InP 基底上生长 InP 器件层堆。然后将其粘合到硅处理晶片上，再移除 InP 生长基底。然后在大型硅晶片上进行剩余的 InP 处理和器件制造。
要实现这种混合集成方法，需要克服以下方面的挑战：
开发低温 InP 生长技术，避免与硅混合
确保键合界面的晶格匹配和缺陷控制
调整 CMOS 工艺和设备以适应 InP 材料
过渡到超出当今 InP 能力的更大晶圆尺寸
由于大规模硅制造的潜在优势，键合膜 PIC 正吸引着大量的研究兴趣。但要实现成熟的制造工艺，可能仍需要 10 多年的协同开发。
在 5-10 年的过渡期内，供应商有望将规模扩大到 6 英寸单片 InP 硅片。与 4 英寸晶圆相比，这将大幅降低成本，同时充分利用现有的制造基础设施。表 2 列出了相关要求。
表 2. 对更高性能、更大批量 InP PIC 的需求
制造成本驱动因素
与其他薄膜制造技术类似，生产 InP PIC 的成本主要取决于工厂基础设施和加工成本，而不是直接材料费用。设施投资、工艺步骤数量、工具生产率和总产量是主要的成本驱动因素。
图 3 展示了不同晶圆尺寸和晶圆厂模式下芯片成本与产量的一般关系。在产量较低的情况下，规模较小、工具较旧的工厂可以利用沉没资本投资降低成本。
但是，当产量增加到每年数百万芯片时，尽管前期成本较高，但规模经济却更倾向于较大的晶圆和较新的工厂模式。更大的晶圆增加了芯片/晶圆的数量，从而降低了单个芯片的加工成本。
对于采用 8 英寸晶圆的成熟、大批量生产工艺而言，芯片成本最终可能会低于 1 美元/平方毫米。要达到 InP PIC 的这一水平，需要过渡到更大的晶圆、高度自动化的工具以及每年超过 100 万片的总产量。
目前，InP PIC 行业的年产量约为 100，000 片芯片，4 英寸晶圆是市场上最大的尺寸。向 6” 晶圆的转变应能显著降低成本，一旦产量达到每年数百万片，芯片成本可能会低于 10 美元/平方毫米。
降低成本的一个重要因素是进一步开发通用代工模式，开放标准化 InP 制造工艺。与专有工艺相比，开放式代工厂通过将多个用户的产量聚集在一起，可以提供经济的原型设计和中小批量生产能力。
虽然 InP PIC 的价格可能仍将高于硅光子学，但其集成激光源和其他高性能构件的能力可使其在需要这些能力的应用中极具成本效益。
性能要求和技术需求
关键 InP PIC 构建模块（如激光器、调制器、探测器和无源波导）的最终性能取决于制造工艺和设备的不断进步。
推动技术需求的一些显著需求目标包括：
波导：
将传播损耗降至 <0.3 dB/cm 实现更小的弯曲半径，最小可达 10μm 将透明度窗口扩大到 1200-1640 纳米 将模式尺寸缩小至 0.5 微米，以实现更高密度
半导体光放大器：
将增益提高到 >30dB 偏振相关增益降至 <0.5dB 将增益带宽扩大到 >150nm 将饱和输出功率提高到 >16dBm 将工作温度范围扩展至 -40°C 至 90°C
调制器：
将电光效率提高到 <1V.mm 将插入损耗降至 <1dB 将射频/光学带宽提高到 >100GHz/100nm 将线性度提高到 >100dB 无杂散动态范围
光电探测器：
将响应率提高到 >1A/W 将带宽扩展至 100GHz 以上 将暗电流降至 <1nA
要实现这些性能目标，必须不断提高外延、光刻和蚀刻能力。一些关键技术需求包括：
外延：
将层厚度和成分均匀性/可重复性提高到小于 0.1% 将颗粒缺陷密度降至 <1 cm-2 扩大晶圆尺寸（5-10 年内达到 6 英寸，10-15 年内达到 8 英寸以上） 实现全自动盒到盒操作
光刻技术：
为小于 4 英寸的 InP 晶圆商业化部署 193nm DUV 扫描仪 实现小于 10 纳米的叠加精度 对分辨率低于 20nm 的特征进行图案化 将波导的线粗糙度提高到 <1nm
蚀刻：
将蚀刻深度均匀性控制在 <0.1% 将侧壁粗糙度降低到 <1nm RMS 使蚀刻槽窄至 20nm 为垂直耦合结构提供精确的蚀刻轮廓控制
材料与集成：
开发用于局部带隙控制的选择性再生长技术 将介质厚度均匀性提高到 <0.2 加强金属沉积，实现平滑的阶跃覆盖 实现可靠的低温表面钝化 实现退火和平面化的批量热处理自动化
测试和封装：
集成光学 I/O 耦合器的晶圆级测试 支持 PDK 的构建模块的标准化测试 自动识别已知良品晶圆并进行分选 用于正常入射光纤耦合的蚀刻刻面
通过在这些领域不断改进制造工艺和设备，设计和生产性能更高的 InP PIC 将变得可行，元件密度将得到提高，构建模块的集成也将更加紧密。
同时，光子元件与电子集成电路的无缝集成将变得越来越重要。这可能需要过渡到将 InP 处理与成熟的硅 CMOS 工艺相结合的混合或异构集成平台。
虽然在制造和技术方面仍然存在巨大的障碍，但由于 III-V 材料系统的多功能性，基于 InP 的 PIC 已为实现需要高性能集成光子技术的下一代应用做好了充分准备。只要致力于基础设施的扩展和工艺的改进，InP 就能在未来的光電子领域继续发挥关键作用。
结论
磷化铟和其他 III-V 族化合物半导体已成为光子集成电路制造的强大平台。它们能够在单个芯片上单片集成各种有源和无源光学元件，使产品横跨从光通信到传感、生物医学设备、激光雷达等众多应用领域。
虽然 InP PIC 如今已得到大批量部署，但要以更低的成本满足快速增长的市场需求，扩大制造基础设施的规模很重要。正如本教程所概述的，既存在重大挑战，也有明确的前进道路：
主要挑战：
缺乏现有的大规模制造能力 用于小型 InP 晶圆的光刻和加工设备的局限性 对精确尺寸控制的严格要求 与电子产品的集成以及向更大晶圆尺寸的过渡
关键技术需求：
改善外延层的一致性和可重复性（<0.1） 为 3-4 英寸 InP 晶圆部署 193 纳米光刻扫描仪 更严格地控制蚀刻轮廓和尺寸 集成光学输入/输出的晶圆级测试资源 通过盒对盒装载实现高度自动化的工具操作 5-10 年内过渡到 6 英寸 InP 晶圆，10 年后达到 8 英寸以上
要克服这些障碍，整个制造供应链--从设备供应商到材料供应商、芯片设计人员、封装/测试专家和集成专家--都需要持续的研究、开发和投资。
潜在的替代途径：
硅上结合 InP 膜的异质集成 更广泛地使用通用的多项目晶圆代工模式
利用 III-V 族材料的独特性能，先进的 InP PIC 正在瞄准雄心勃勃的性能目标，如工作温度超过 100°C 的激光源、带宽大于 100 GHz 的电光调制器以及可实现更高密度的超紧凑型波导。要实现这些功能，关键在于满足严格的制造要求。
虽然工业界需要付出巨大努力，但解决这些制造难题的动力十足。与仍然需要混合激光光源的硅光子学等替代技术相比，InP PIC 具有无与伦比的性能和功能集成潜力。
正如本文路线图中详述的那样，一些困难里程碑的开发时间可能会延长 10-15 年。但是，如果现在就进行必要的投资，许多解决方案可以在 5 年内得到验证。随着需求的不断增长和多个市场的相互促进，InP PIC 制造将受益于规模经济，并实现更广泛商业化所需的成本降低。
InP 半导体在集成光子系统中将继续发挥关键作用，前景一片光明。要实现这一愿景，就必须以毅力克服生产过程中的 ”紫色砖墙”。
参考资料
[1]"INP and III-V Compounds," in 2024 Integrated Photonic Systems Roadmap - International (IPSR-I), March 2024.
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