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IMEC的异构集成扩展Chiplet互连

简介

由于物理和经济方面的限制，硅芯片的持续扩展变得越来越困难。异构集成是一种极具吸引力的替代方案，即先分别设计和制造不同的元件（"chiplet"），然后将其集成到一个封装上。

Chiplet简述

Chiplet集成的基本概念是将单片系统划分为不同功能的独立芯片，如 CPU、GPU、内存、射频等。每个chiplet模组都可根据其特定的工艺和设计规则进行优化。然后，这些chiplet通过标准化的高密度接口相互连接，并集成到interposer或封装基板上。

这样做的主要好处是可以对不同的元件进行单独优化，超越尺寸限制，并通过隔离误差来提高成本和产量。异构方法本质上要求chiplet之间进行高密度互连。

2.5D Chiplet集成技术

目前，领先的互联技术是使用silicon interposer作为底层的 "2.5D "集成技术。Chiplet放置在interposer上，并通过由微凸块和RDL组成的高密度互连总线实现互连。

其他 2.5D 方法包括硅桥interposer和在聚合物电介质上使用再分布层 (RDL) 的扇出晶圆级封装 (FO-WLP)。

Chiplet互连标准

建立互联标准以实现开放式chiplet生态系统是一项重要工作。英特尔公司的 UCIe（Universal Chiplet Interconnect Express）是领先的标准。

UCIe 接口有 225 个凸块，包括 128 个信号 I/O，数据传输速率高达 32 Gbps，延迟时间低于 2ns。互连带宽密度范围为 1.32 至 10.56 Tbps/mm。

缩小 RDL 互连间距

对于 2.5D FO-WLP 方法而言，关键的限制因素是缩小 RDL 间距。从历史上看，由于所用聚合物电介质的分辨率限制，RDL一直落后于硅BEOL工艺可实现的互连间距。

为了提高 I/O 密度，必须大力扩展 RDL 线间距和通孔间距。有两种主要的 RDL 集成方案-大马士革工艺和半加成工艺。

大马士革工艺具有平面拓扑和自对准通孔等优点，但半加成工艺更简单、成本更低。

利用先进的光刻技术和更薄的 RDL 层，500 纳米以下的间距似乎是可行的。1.3um 厚度的 RDL 可实现 500nm 线距，而 2.0um 厚度的 RDL 则可实现 700nm 线距。

由Demonstration vehicle证实了 500 纳米 RDL 线路和 700 纳米通孔（通孔：RDL 间距比为 1:2）的功能。然而，在这些尺寸下，叠层要求变得极为严格。

细间距 RDL 线路的氧化和可靠性是一个关键问题。需要坚固的封盖层来防止高温存储过程中的氧气扩散和铜氧化。

扩展互连密度

除了调整 RDL 间距外，要提高互连密度，还需要调整连接chiplet和interposer的微凸块间距。imec 已经开发出将焊接微凸块间距降至 5 微米的工艺，以及间距为 1 微米或以下的混合粘合互连工艺。

有两种缩放策略-全网格缩放，即均匀缩小凸块间距；间距缩放，即调整凸块行/列以保持岸线长度不变。

扩展互连间距在减少互连总长度、所需 PHY 面积和每比特能量方面具有重大优势。

例如，从 55 微米间距扩展到 7 微米间距可使物理层面积减少 98%，互连长度减少 81.5%。

总结与展望

Chiplet持续扩展的关键因素包括：

最终，目标是通过高密度互连扩展，构建一个开放的chiplet生态系统。就能实现异构集成的优势-优化不同的组件，超越raticle尺寸限制，并通过分区提高成本/产量。

虽然在这些超大规模互连尺寸上仍存在制造方面的挑战，但chiplet方法为未来半导体扩展和集成提供了前景广阔的道路。

参考文献

[1]N. Pantano, "Evaluating Technical Approaches to Heterogeneous Integration," presented at the B-201 Conference, Jan. 2024. [Online].