二、集成方案综述
PE的集成方案对集成系统的功率、性能、面积和成本（PPAC）有着深远的影响。首先，PE的带宽密度（不论是边缘还是整个区域）由PIC和EIC的集成结构以及PE和主机IC之间的配置决定，一个优化的PE应该使收发器的I/O带宽最大化。其次，应通过最大限度地减小电子接口的寄生电容和电感，以及最大限度地减少光学接口的光纤耦合损耗，来避免额外的能量消耗（包括电子和光学的插入损耗）。
A.单片集成
EIC和PIC既可以单片集成，也可以异质集成。由于基本上回避了EIC—PIC接口上所有不需要的电子寄生元件，因此可以通过单片集成实现高数据率和高功率效率（见图3（A））。然而，由于EIC的性能本质上取决于设备的可扩展性，而PIC则不是，因此EIC通常需要最先进的逻辑节点，而PIC则不需要。目前最先进的单片集成节点是45nm和32nm。
单片集成很难成为经济上可行的解决方案，其主要原因就是EIC和PIC之间的技术节点差异。
B.异构集成
不管有没有硅通孔（TSV），异构集成都可以实现。如果没有硅通孔（TSV），PIC—EIC堆栈的电源线需要通过暴露在PIC表面上的线束来进行连接，或者需要通过一个定制的切割封装基板来连接到PIC。前者会降低性能，而后者不可避免地会导致更高的封装成本。如果使用硅通孔（TSV），则可以同时避免这两种不利情况。
然而，硅通孔（TSV）的使用有其自身的缺点。虽然EIC中的TSV可能会提供略短的信号路径，但它们会导致重复出现的禁区（Keep-Out-Zone, KOZ）工程工作，以减轻TSV在节点迁移期间对设备的应力场影响。如果TSV位于和节点无关的PIC中，而不是在与节点有关的EIC中，则可以避免大量禁区（KOZ）工程工作。随着系统速度的提高，铜通孔与其周围的硅之间的高耦合损耗将变得不可忽略。
COUPE本质上是一种异构集成技术，其设计目的是最大限度地减少电子耦合损耗，同时避免再次出现KOZ工程和TSV损耗。在我们对传统异构集成PE和COUPE的性能进行比较的链路分析中，当微环调制器（MRM）采用112Gbps无归零（NRZ）调制时，COUPE可以节省大约40%的驱动电流和能耗（见图4和表1）。
图3.不同集成度的PE结构：（A）单片集成（B）异构集成。
图4.在MRM上使用7nm FinFET和112Gbps/PAM4调制格式的发射机演示器，COUPE可以产生令人满意的开孔效果。而对于使用传统异构集成技术的发射器，则需要将驱动电流增加近1.7倍才能达到相同的开孔效果。
表1.在我们对传统异构集成PE和COUPE的性能进行比较的链路分析中，当使用112Gbps的PAM4调制时，COUPE可以在驱动电流和能耗方面节省高达40%。
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