四、光学接口
A.光栅耦合器（GC）
PIC的光学元件建立在SOI衬底上的薄硅层上（图12（A）)。硅波导、MOD、PD、GC和EC都是由埋置氧化物（BOX）上面的晶体硅薄膜制成的。GC通过硅波导中的蚀刻周期性浅槽来实现（见图13（B）)。每个这样的凹槽都起到散射和衍射光栅的作用，这样的设计使所有散射部分都在同一个方向上（通常与PIC表面的垂直向上方向成8-10度），以便于产生有效干涉。由于GC是一个表面耦合器，因此必须注意，要确保其清洁度以及从光栅表面到光纤芯的光路完整性。这对传统3D技术来说是一项艰巨的任务，传统3D技术使用了不良的有机材料，例如EIC下方的底层填充物或EIC周围的造模成型化合物。这两种情况都会导致光束发生不良散射。
而在COUPE中的光学接口是这样设计的，即GC的光路本质上都是用电介质密封的，一直到光纤连接单元。因此，可以实现低IL和高产率的GC。图13显示了一维切趾型GC的IL模拟结果，在1310nm的TE模式下的IL约为-1.03dB。
图12.PIC是基于SOI晶圆制造的。（A）MOD和PD、（B）GC和（C）EC等光学元件都是由埋置氧化物（BOX）上方的晶体硅薄膜制成的。
图13.一维切趾型GC的IL模拟结果。在1310nm的TE模式下的IL约为-1.03dB。
B.边缘耦合器（EC）
从光学的角度来看，在PIC中耦合光的一种更直接的方法是在边缘将光束对接到光纤。然而，由于硅波导和光纤芯之间的光模尺寸大小不一，需要在硅波导的末端安装光斑尺寸转换器（SSC）（图12（C））。通过缓慢改变SSC的尺寸，光将保持在基本工作模式，光斑尺寸将扩大到与光纤芯尺寸匹配（大约9微米μm）。为了减少IL，必须注意防止扩展的光学模式与SSC下方的块状硅重叠。这一要求可以通过“底切”（SSC下方的一个无硅空间）结构得到满足。形成这种底切的一种常见方法涉及两步蚀刻工艺。首先，蚀刻SSC周围电介质堆栈中的通气口，以便为蚀刻剂提供管道，使其到达埋置氧化物（BOX）下方的硅表面。其次，块状硅通过这些通气口被各向同性蚀刻。因此，悬挂式SSC在埋置氧化物（BOX）下方形成底切。由于悬浮的SSC在机械上是脆弱的，因此本质上也是脆弱的和不可靠的。这种复杂的工艺被人们普遍认为不适合大规模生产。
另一方面，COUPE的结构设计允许选择性地从SOI中去除块状硅，并在腔体中均匀回填固体电介质，这确保了高性能EC的可制造性。图14显示了EC的IL模拟结果，锥形SSC在1310nm的TE和TM模式下都产生了-0.6dB的IL。
图14.EC的IL模拟结果。锥形SSC在1310nm的TE和TM模式下都产生了-0.6dB的IL。偏振相关损耗（PDL）也同步显示作为参考。
五、结论
通过结构研究，我们可以得出结论，从电子接口和光学接口的角度来看，在PIC中使用TSV的3D叠加是OE的最佳选择。COUPE异构集成技术独特地利用了SiPh互连的带宽、带宽密度和延迟优势，同时适应GC和EC以满足速度和功耗要求。由于能够在晶圆规模和FEOL条件下进行集成，使其成为一种低成本、可制造的产品，并且能够独一无二地满足最苛刻的PPAC标准。我们相信COUPE这一紧凑型通用SiPh集成解决方案可以作为未来基于硅光子学的晶圆级系统集成（WLSI）方案的构成要素。
感谢C.H.Chen、C.P.Jou和Stephan Rusu在模拟建模方面的帮助，以及Feng Yuan和Felix Tsui在光子学IC组件开发方面的支持。
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