摘要
本文首次讨论了一种新的效应 -- 在完全对称版图布局后模拟中出现虚假电气失配。这种效应是由寄生耦合电容在寄生电阻网络节点上的分布差异引起的，即使是对称版图也会出现。而这其实是由寄生参数提取工具的假象造成的。本文提出了一组实用的建议，以识别这些虚假的不匹配情况，以便将它们从布局差异造成的真正的不匹配区分开来。寄生参数的提取方法需要改进，以避免这些假象，并确保布局后模拟和IC设计流程的可信度。
IC设计中的器件和网路匹配
许多模拟和射频集成电路都依赖于器件和网路匹配的概念[1,2]。这类电路的例子有：StrongARM锁存器、感应放大器、差分对、电流镜、多相时钟，以及其他许多电路。匹配的网路和器件可以使电路对不可避免的工艺扰动更加宽容和不敏感。
为了实现网路匹配，布局被创建为对称的（即围绕X或Y轴翻转），或通过移动或旋转单元。图1显示了这种对称布局的一个例子。
由于设计规则、导线布线能力和几何形状的限制，完美的对称性和匹配很少能实现。为了验证匹配性，设计师和布局工程师要进行寄生参数提取，然后运行布局后电路仿真-- 作为标准布局后设计流程的一部分。如果仿真显示出良好的和预期的结果，那么对称性和匹配就已经实现了。如果有一些偏移，不匹配，或测量信号有差异 - 这就意味着匹配不完美，布局就需要改进。
这种方法似乎很清楚和直接，类似于物理学中的非常基本的、一般的对称性概念：一个对称的系统应该拥有对称的特性。如果其模拟或计算的特性不是对称的， 那这个解决方案就是错误的。
问题的描述
然而，很多时候，即使是完全对称和匹配的网路，布局后的模拟也会显示出电气行为的差异。一个典型的情况是，两个网路的电容和电阻显示出良好的匹配，但RC延迟却有很大的不匹配。乍一看，如果电容和电阻是匹配的，似乎延迟应该是匹配的。因此，在这种情况下，延迟不匹配的影响似乎是反直觉的。
图2. (a) 寄生单元的可视化 - 电阻和电容。注意不对称性，网路VIN和VIP的耦合电容分布的差异。(b) 网络布局上的RC延迟的可视化 - 由于耦合电容集中在网络VIN的远端（形成端口VIN），而在网络VIP的近端，VIN的延迟大于VIP的延迟。
延迟不匹配的根本原因是，寄生参数提取工具在电阻网络的节点上提取的分布耦合电容有关。由于某些原因，耦合电容的分布是非常不对称的-- 对于对称的（或旋转的）网络是不同的。这种效果在图2中得到说明。这种不对称性最可能的原因是提取工具所使用的计算几何算法的各向异性，如扫（或扫描）线，或多边形边界遍历-- 它们有一个首选方向，如左右，或上下，或顺时针-逆时针。这些算法是将布局作为一个平面系统来处理，失去了自然的层次结构和单元转换的特点，从理论上讲，可以根据单元转换的情况来转换首选方向。
为了证明（或反驳）这一猜想，我们进行了一系列的实验，通过分析布局后的网表和对几个GDS文件进行布局后模拟。我们使用原始的DSPF文件（作为参考），并与通过各种变换得到的DSPF文件进行比较 -- 相对于X和Y轴的对称反射，以及90、180和270度的旋转。对称变换的结果在图3中说明。
图3. 来自(a)原始和(b)翻转的GDS文件的RC寄生参数。在(a)和(b)情况下，VIN网和VIP网的耦合电容的分布是相反的。但是在(a)和(b)情况下，左边网的耦合电容分布是相同的，右边网也是相同的。
可以看出，在原始布局和翻转布局中，左网的耦合电容分布是相同的。这种分布对右网也是一样的。然而，由于VIN网和VIP网改变了方向，对于翻转后的布局与原始布局，情况（a）的VIN网（VIP）的耦合电容分布现在变成了情况（b）的VIP网（VIN）的耦合电容分布。
电容分布的这种变化与VIN和VIP上的模拟RC延迟非常相关。在情况（a）中，净VIN的RC延迟大于VIP，但在情况（b）中小于VIP的延迟。同样，我们观察到布局后电路模拟的差异，显示在情况（a）下，VIN网的过渡时间明显大于VIP网的过渡时间，而在情况（b）下，则小于VIP网的过渡时间。这表明对称网VIN和VIP之间的电气不匹配是寄生参数提取工具的一个假象，如上所述。
当然，如果VIN网和VIP网的耦合和RC延迟的差异在进行布局转换后没有改变其符号，那么这种差异是由真正的布局不匹配引起的，是一个真正的影响，需要在布局上加以处理。
耦合电容在寄生电阻网络上的分布
据我们所知，这是第一篇讨论与对称布局的各向异性、不对称分布的耦合电容有关的寄生参数提取的假象的文章。
我们在不同的设计、技术、代工厂和所有三个主要的寄生参数提取工具-- StarRC、Quantus QRC和Calibre PEX中观察到这种错误的不匹配效应。对于不同的提取工具，虚假各向异性的严重程度是不同的。这可能是由耦合电容分布的质量差异导致的，如表1和图4所示。
表1. 不同寄生参数提取工具的耦合电容分布质量
图4. 耦合电容在寄生电阻网络的节点上的分布。情况（a）是最准确的，情况（b）是不太准确的，情况（c）是非常粗糙的。
每个寄生参数提取工具都试图最小化寄生RC网络的大小，以实现快速的布局后仿真时间（用于SPICE、EMIR、计时和其他工具）。在网表大小（仿真时间）和精度之间总是有一个权衡。不同的寄生提取工具以不同的物理认知水平和不同的准确度来做这件事。显然，不正确的耦合电容分布不仅会导致网表之间的不匹配，也会导致这种电路的瞬态和交流仿真的不准确。
先进工艺节点（7纳米、5纳米、3纳米及以上）
在先进工艺节点 -- 如7纳米、5纳米和3纳米 – 假象错配效应变得更加严重。最有可能的是，这种趋势是由于工艺扩充引起的互连寄生电阻急剧增加造成的，这引起了不同RC分布的RC延迟的更大差异。另一个原因是寄生电容对耦合电容和RC延迟的贡献比较大（除了器件的固有电容）。对称布局网路的RC延迟不匹配所产生的寄生耦合电容的分布的差异，在先进工艺节点中比在旧工艺节点中（器件电容占主导地位）明显大得多。可能还有其他原因与先进工艺节点的寄生参数提取工具的行为有关，但对用户来说是隐藏的。
寄生参数提取工具对耦合电容分布所采用的算法没有得到广泛的讨论，仍然对用户是隐瞒的。在寄生参数提取工具的命令和选项中，用户对这种分布没有太多的控制。
先进工艺节点的设计比旧节点的设计要昂贵得多，在各个方面 -- 工程时间、设计、EDA工具、掩模、制造、晶圆成本、流片时间、上市时间等等。这就是为什么错误的不匹配及其在先进工艺节点上的影响更为关键，风险也更大。人们应该开始更多地关注它-- 每个人，从设计师和布局工程师到EDA工具供应商，再到代工厂，他们都要对EDA工具和PDK进行确认。
仿真和分析结果
采用5纳米FinFET技术实现的StrongARM锁存器[3]（见图5）的布局后SPICE仿真显示，器件M1和M2的过渡时间不匹配为~500 fs，远远高于这种不匹配的规范上限（~30 fs）。这个布局相对较小，其目视检查没有发现任何不对称现象。设计师和布局工程师对布局进行了几次迭代，试图在模拟中摆脱不匹配，他们花了两个多星期才完成，但没有成功。
图5. StrongARM锁存器的原理图。网路in1和in2应该匹配RC延迟。
围绕Y轴翻转布局的结果是，布局后的网表显示了一个相反符号的不匹配：-370 fs。这个结果清楚地证明了+500/-370 fs的不匹配是由寄生参数提取工具的假象造成的。
使用ParagonX™ EDA工具[4]对网路失配进行分析，证实在网路in1和in2之间存在大的RC延迟差异超过15% -- 这种差异在原始布局和翻转布局中改变了符号。随后使用ParagonX对耦合电容进行可视化，进一步证实了它们分布的强烈不对称性。(由于第三方保密的原因，这些图不能在本文中显示）。
有趣的是，in1和in2网路的电阻和网对网的耦合电容的匹配精度都非常高。电阻的匹配度优于0.05%，而耦合电容的匹配度优于0.2%。这是我们在许多布局后的网表上观察到的常见效果 -- 虽然匹配网路的电容和电阻非常接近，但由于本文讨论的效果，RC延迟可能有很大的不同。
我们认为，0.2%的电容差异是由基于规则（基于模式匹配）的电容提取的不准确性造成的。使用基于随机行走的场解算器（FS），在用户控制的精度目标设置下，可以获得更高的电容提取精度。对于那些电容匹配（或二进制或非二进制加权--对于SAR ADC中的电容阵列）对电路运行至关重要的网路，我们总是建议使用选定网路FS提取模式。
讨论
布局后电路仿真被认为是分析和模拟定制的晶体管级IC设计的黄金标准。观察到的假错配效应导致了一个有趣的问题：布局后仿真的准确性如何？显然，布局后仿真的准确性不可能高于寄生参数提取工具的准确性。而且，虽然电容和电阻的提取一般来说是相当准确的，但在寄生电阻网络的节点上，耦合电容的粗略分布可能会导致瞬态和交流仿真的误差~500fs（或更多）。这一发现可能对精密和高速模拟设计、时序分析和其他应用的SPICE仿真的可信度和准确性有重要影响。至少，业界需要建立一种检测、调试、解决或绕过的方法（见下一节的更多内容）。
同样重要的是，由提取工具引起的虚假不匹配，可能会掩盖真正的布局和电气不匹配，这是由匹配网路的布局和上下文的差异引起的。在虚假不匹配的情况下，检测真正的不匹配变得困难，甚至不可能。另外，如果假错配和真错配不约而同地相互抵消，真错配可能看起来是零或小错配，这也是一个高风险因素。
实用建议
图6. 可以帮助识别虚假不匹配的布局转换。电气特性在这些变换中是不变的，所以寄生电容、电阻、延迟、器件和SPICE模拟也应该是不变的。
上面第(5)点建议是基于物理学和数学中一个非常基本的对称性原则-- 如果一个系统拥有某种对称性，那么该系统的特性应该同样是对称的。集成电路设计的几何变换对称性源于一个事实，即电路的电气特性对于这些变换是不变的。
请注意，转换后布局的网表可能有内部（非端口）网、器件实例和实例引脚名称与原始布局和网表不同。在比较转换后的网表时必须注意，以确保比较是在拓扑学上相同的对象（网、实例和实例引脚）上进行的。
有趣的是，为了验证寄生参数提取工具的准确性，我们不需要另一个更准确的黄金参考工具-- 我们可以使用同一个工具，看看它对旋转或翻转的布局是否产生同样的结果。很明显，RC延迟不应该取决于芯片在空间的方向。
欢迎读者的反馈
你是否经历过或挣扎过这种或类似的由IC布局的寄生参数引起的问题？我们欢迎你分享你对寄生效应、提取工具、电路影响和布局调试主题的反馈、评论、建议或挫折感。
[2] “CMOS IC Layout: Concepts, Methodologies, and Tools”, D.Clein, Newnes, 1999.
[3] “The StrongARM Latch” (A Circuit for all seasons), B.Razavi, IEEE Solid-State Circuits Magazine, v. 7, no.2, p. 12-17, 2015.
[4] ParagonX, User Manual, Diakopto (www.diakopto.com).
微信公众号 
bilibili 
微信视频号