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引言

半导体产业在互连技术方面面临一系列挑战。随着晶体管尺寸不断缩小到接近原子尺度,连接晶体管的金属导线也必须相应缩小,这带来了一连串技术障碍,可能阻碍芯片性能的持续提升。本文探讨了延长铜互连使用寿命的工程解决方案,以及正在开发中用于最终替代铜的其他金属技术[1]。

铜互连的历史背景与技术意义

从铝互连转向铜互连发生在1990年代末期,这是半导体制造历史上最具影响力的技术转变之一。当IBM首次引入铜镶嵌互连技术时,该技术带来了多项优势,使性能提升得以持续二十多年。铜的电阻率比铝低约40%,直接转化为更快的信号传播速度和更低的功耗。镶嵌工艺是在介电材料中蚀刻出沟槽然后填充金属,相比之前的铝减法工艺所需的制造步骤明显更少,降低了生产成本。铜互连的电迁移可靠性比铝高出500倍以上,意味着金属导线可以承载更高的电流密度而不会在芯片使用寿命内失效。

图1：从铝互连到铜互连的历史转变,并说明了镶嵌工艺的结构。

这些改进不仅使芯片性能有所提升,更从根本上支撑了社会所期待的计算性能指数级增长。如果没有转向铜互连,定义现代技术的智能手机、人工智能系统和云计算基础设施将无法以当前形式存在。然而,与所有技术一样,铜互连在尺寸持续缩小时最终会遇到基本物理极限。

铜互连缩放面临的三大挑战

当互连尺寸接近20纳米节距及以下时,出现了三个相互关联的挑战,威胁到铜的持续应用。理解这些挑战需要研究纳米尺度下支配电传导和材料行为的物理学。

第一个主要挑战涉及铜填充缺陷,随着特征尺寸缩小,这些缺陷变得越来越难以避免。镶嵌工艺需要沉积一层薄阻挡层来防止铜扩散到周围介电材料中,然后是铜籽晶层,接着通过电镀填充沟槽或通孔的剩余部分。在较大尺寸下,这个过程运作可靠,但当沟槽宽度缩小到10纳米或更小时,实现完全无空洞填充变得极其困难。即使是小空洞也可能成为关键失效点,因为在这些尺度下,空洞占据了导体总横截面的相当大比例。

图2：铜互连缩放面临的三大挑战:填充缺陷、电阻增加和电迁移退化。

为解决填充挑战,业界开发了CVD钴衬层,相比传统的钽基阻挡层显著改善了铜沉积。这些钴衬层自14纳米技术节点以来已经投入使用,提供了更好的台阶覆盖率和改善的后续铜沉积成核。最近,CVD钌衬层显示出更好的填充能力,尽管引入了与化学机械抛光和电迁移性能相关的新挑战,需要大量工艺优化。

图3：从钽/氮化钽阻挡层转向钴衬层所实现的铜填充能力改善。

除了钴和钌衬层,研究人员还开发了先进的阻挡材料,并探索了结合两种材料优点的钌钴合金衬层。这些混合方法展示了互连技术如何演变为精确的材料工程,原子尺度的成分变化可以决定制造的成败。

图4：钌钴衬层技术的发展,利用了两种材料的优势。

另一项解决填充挑战的关键创新是铜回流工艺,该工艺自7纳米节点以来已经通过制造验证。在这个过程中,初始铜沉积后,升高的温度使铜流动和重新分布,填充传统电镀无法到达的间隙。回流过程中的时间序列成像展示了铜如何从底部向上逐步填充沟槽,即使在极高纵横比结构中也能创建均匀的导体轮廓。

图5：铜回流填充过程,显示了从高纵横比沟槽底部开始的渐进均匀填充。

第二个主要挑战涉及线路电阻随导体尺寸缩小而呈指数级增加。这种电阻增加源于两个在纳米尺度主导电传输的相关现象。当导体宽度变得与铜中电子平均自由程相当或更小时(约40纳米),电子更频繁地从导体侧壁散射,而不是从体材料中的其他电子或声子散射。这种表面散射相比体铜值大幅增加了电阻率。此外,由于阻挡层和衬层厚度无法与导体尺寸成比例缩放,因为制造约束和防止铜扩散的需要,这些薄膜占据了导体总横截面中越来越大的比例,留给铜本身的空间更少。

数学建模揭示,当导体横截面积减小到约1000平方纳米以下时,电阻率呈指数级增加。在20纳米节距下,采用传统阻挡层和衬层厚度,铜面积占比可能仅代表导体总横截面的40-50%,其余部分被阻挡层、衬层和空气间隙占据。这种几何约束意味着简单地缩小尺寸不再能改善性能,实际上会使性能退化。

图6：线路电阻如何随节距缩放而急剧增加,这是由于铜面积占比降低和表面散射效应增强。

已经开发了几种方法来缓解电阻增加。具有固有阻挡特性的先进低介电常数介电材料使金属阻挡层可以更薄,恢复一些导体体积。降低纵横比虽然看似违反直觉,但实际上可以通过增大铜晶粒尺寸和减少晶界散射来改善电阻。激光退火技术可以在沉积后增大铜晶粒尺寸,创建跨越整个导体宽度的晶粒,消除晶界散射作为电阻机制。当与适当的限制层结合时,纳秒激光脉冲可以通过晶粒生长效应将线路电阻降低15%或更多。

图7；通过调整纵横比和激光退火增大铜晶粒尺寸来降低电阻的方法。

第三个关键挑战涉及电迁移可靠性随电流密度增加和导体体积减小而退化。电迁移发生在金属原子因导电电子的动量转移而位移,最终形成导致线路失效的空洞。即使是在较大导体中可能微不足道的小空洞,在纳米尺度导线中也可能变成灾难性的。业界路线图预计即使尺寸缩小,电迁移寿命也必须持续改善,这造成了一个呈指数级难度增加的可靠性挑战。

解决电迁移需要多管齐下的方法,针对铜原子的所有主要扩散路径。这些路径包括通过铜晶格的体扩散、相邻铜晶体相遇处的晶界扩散、沿铜与下方衬层材料之间界面的扩散,以及沿铜与上方覆盖层之间界面的扩散。工艺优化必须同时减少通过所有这些路径的扩散,以实现可接受的可靠性。

实现无空洞铜填充是第一个关键步骤,因为任何预先存在的空洞都成为电迁移失效的成核位点。结合物理气相沉积和原子层沉积技术的优化阻挡层堆叠可以消除甚至在激进几何形状中的填充空洞。通过回流处理增大铜晶粒尺寸可减少晶界密度,从而减少晶界扩散。沉积后表面处理可以修改衬层-铜界面以减少界面扩散。最后,选择性钴覆盖已被广泛采用,因为相比传统介电覆盖层,钴形成了对铜扩散更强的阻挡层。

图8；选择性钴覆盖相比没有金属覆盖的结构如何改善电迁移性能。

这些技术的结合——用于无空洞填充的优化阻挡层、用于增大晶粒的回流处理、界面处理和选择性金属覆盖——使铜互连电迁移性能能够满足约20纳米节距以下的可靠性要求。然而,在更小尺寸下,即使这些复杂方法最终也会达到基本极限,需要考虑替代导体材料。

超越铜的替代金属

随着铜接近其缩放极限,半导体产业在研究可能在纳米尺度尺寸下提供优越特性的替代导体材料方面进行了大量投资。理想的替代金属应具有几个关键特性,包括在小尺寸下比铜更低的电阻率、更高的熔点和内聚能以改善电迁移抗性,以及与无阻挡层或超薄阻挡层集成的兼容性以最大化导体体积占比。

基于电子传输物理学的理论分析确定了几种候选金属,包括铑、铱、钼、钴、镍和钌。每种金属都有独特的优势和挑战。体电阻率与电子平均自由程的乘积可作为有用的性能指标,较低的值表示在小尺寸下性能更好。钴和钌成为特别有潜力的候选材料,因为与铜相比,这两种金属结合了合理的性能指标和大幅更高的熔点,表明电迁移抗性更好。

图9；后铜时代替代金属的综合评估标准,包括电阻率、电子平均自由程和内聚能。

替代金属的产业实施已经在特定节点开始。英特尔将钴互连纳入其10纳米工艺技术,而多个研究机构已经展示了多层钌互连集成。这些早期实施验证了替代金属可以在生产环境中运作,尽管也揭示了广泛采用必须解决的新挑战。

替代金属互连的集成挑战

虽然替代金属在小尺寸下提供了相对铜的理论优势,但实现这些优势需要解决困难的集成挑战。镶嵌集成最重要的挑战涉及一种称为线路摆动的现象,其中沉积的金属导体沿其长度方向发展出严重的关键尺寸变化,产生比标称设计宽度窄得多的区域。

线路摆动发生是因为钌等替代金属的表面能比铜高得多。当这些金属通过化学气相沉积进入狭窄沟槽时,高表面能产生的内聚力可以克服周围介电材料的机械强度。当相对侧壁上的金属衬层相互接近时,会像拉链一样"拉合",将介电侧壁向内拉,造成严重的线宽变化。

图10；线路摆动现象,显示CVD钌沉积如何导致严重的关键尺寸变化。

通过检查金属沉积过程中的时间序列横截面,线路摆动背后的机制变得清晰。初始沉积形成均匀的侧壁覆盖,但随着沉积继续和侧壁薄膜变厚,表面能驱动的力使薄膜在某些位置优先接触。一旦在任何点发生接触,内聚吸引力加速局部拉链,形成特征性的摆动图案。表面能较高的金属表现出更严重的摆动,这解释了为什么钌和钴显示明显效应,而表面能较低的材料如氮化钛则没有。

图11；线路摆动的时间序列机制,显示了沉积过程中金属侧壁的渐进拉链。

模板材料也强烈影响摆动严重程度。弹性模量较高的介电材料更有效地抵抗变形,减少摆动。测试显示,氮化钛模板几乎完全消除了相比低介电常数介电材料的摆动,而二氧化硅和氮化硅介于两者之间。这表明使用硬掩模材料作为临时模板的混合集成方案可能缓解摆动问题。

图12：线路摆动对模板材料模量的依赖性,氮化钛有效防止了变形。

解决线路摆动的一个优雅方案涉及在金属沉积期间使用高模量模板,然后用低介电常数介电材料替换这些模板。该工艺从在氮化钛硬掩模中图案化线条开始,沉积钌以填充沟槽而不产生摆动,进行化学机械抛光以暴露氮化钛表面,选择性蚀刻氮化钛同时保留钌完好,最后用低介电常数介电材料填充空出的空间。这种模板替换方法在保持低介电常数介电材料的电容优势的同时实现了直线轮廓。

图13；模板替换的完整工艺流程,显示成功消除摆动同时实现低介电常数介电材料的优势。

对于可以电镀的金属,超填充或自下而上填充方法完全避免了线路摆动,因为金属从特征底部向上生长,而不是从侧壁向内生长。最近的工作展示了使用超填充电镀的成功镶嵌铑互连,实现了出色的轮廓控制而没有摆动问题。然而,电镀仅适用于特定金属,限制了这种方法的通用适用性。

图14：使用超填充电镀制造的镶嵌铑互连,避免了摆动问题。

替代金属的减法集成

鉴于替代金属镶嵌集成的挑战,特别是线路摆动,业界越来越关注减法集成方案作为更可行的前进路径。在减法集成中,导体金属作为覆盖薄膜沉积,然后使用反应离子蚀刻直接图案化,而不是填充预先形成的沟槽。这颠倒了传统的镶嵌工艺流程,并提供了几个基本优势。

减法方法相比相同节距的镶嵌结构增加了导体体积占比,因为消除或最小化了阻挡层和衬层厚度。分析显示,对于20纳米节距和1纳米衬层,减法线路实现的导体体积占比比镶嵌等效物高约20%。这直接转化为更低的电阻。此外,减法结构自然适合"顶部通孔"几何形状,其中下一金属层的通孔与下方线路同时形成,消除了通孔和线路之间经常限制可靠性的界面。

图15：比较了镶嵌和减法集成之间的导体体积占比,显示了减法方法的显著优势。

已经为减法金属集成开发了几种图案化方法。金属作为间隔物的自对准双图案化(SADP-SIM)使用牺牲心轴来定义成为最终导体的金属间隔物。这实现了更紧密间距的节距分割,但限制了设计灵活性。或者,介电材料作为间隔物的自对准双图案化(SADP-SID)使用介电间隔物在蚀刻过程中保护金属线路,提供了某种不同的工艺集成。一种称为SALELE(间隔物辅助光刻-蚀刻-光刻-蚀刻)的更灵活方法结合了自对准双图案化和传统光刻的各个方面,使更复杂的布线图案成为可能。

图16：SALELE图案化工艺,实现复杂的减法钌互连设计。

减法钌互连已经在16纳米节距下成功展示,纵横比高达5:1,显示出色的轮廓控制和低电阻。电学表征显示,电阻温度系数测量与理论预测密切匹配,验证了即使在这些小尺寸下,钌也保持接近体特性。线路电阻预测显示,在节距低于20纳米时,特别是当实现4:1或更高的纵横比时,高纵横比减法钌可以实现比镶嵌铜更低的电阻。

图17：各种纵横比下16纳米节距钌线路的横截面透射电子显微镜图像,展示了出色的轮廓控制。

顶部通孔集成方案为电容降低和可靠性提供了特别有吸引力的优势。在传统镶嵌结构中,必须在下方线路完成后通过蚀刻介电材料来形成通孔,然后用金属填充这些通孔。这在通孔和线路之间产生了金属-金属界面,可能限制可靠性。此外,通孔放置必须避免已在介电材料中形成空气间隙的区域,严重限制了空气间隙覆盖。顶部通孔方法与下方线路同时形成通孔并自对准,消除了通孔-线路界面,并允许激进的空气间隙集成而无通孔放置限制。

图18：顶部通孔集成的完整工艺流程,显示线路和通孔同时形成以及集成的空气间隙结构。

顶部通孔结构的物理实施展示了这种方法可实现的显著电容优势。横截面成像显示金属线路之间几乎完全的空气间隙填充,通孔放置不需要空气间隙覆盖的间隙。凹槽轮廓是在空气间隙形成之前故意将介电材料凹陷到线路表面以下,通过增加线路间距进一步降低电容。电学测量显示,仅空气间隙就实现了约11%的电容降低,凹槽带来额外13%的降低,相比镶嵌铜参考结构总电容降低23%。

图19：通过有凹槽和无凹槽的空气间隙集成相比镶嵌铜参考结构实现的电容降低。

替代金属互连的可靠性性能

除了电阻和电容改善,替代金属互连必须展示满足或超过铜性能的可靠性,以证明其采用的合理性。随时间变化的介电击穿(TDDB)测试评估相邻金属线路之间的介电材料是否能在芯片使用寿命内承受电场而不击穿。具有空气间隙的减法钌互连显示出优于镶嵌铜参考的TDDB性能,所有测试结构即使在加速应力条件下也超过可靠性目标。凹槽轮廓通过增加线路间距提供了额外裕量。重要的是,TDDB在低至9纳米的线路间距下显示无间距依赖性,表明具有空气间隙的钌互连可以缩放到更激进的尺寸同时保持可靠性。

图20：TDDB可靠性结果,显示具有空气间隙的减法钌相比镶嵌铜参考的优越性能。

电迁移测试代表了最终的可靠性挑战,因为直接评估金属原子是否在电流应力下迁移,形成导致线路失效的空洞。在380°C和200毫安每平方微米电流密度下应力的双层钌顶部通孔互连显示出非凡的稳定性,大多数结构即使在1800小时应力后也没有显示电阻变化。这一性能超过了类似物理尺寸下铜镶嵌互连的最佳已知电迁移数据。应力后失效分析显示,失效发生在铜馈线而不是钌互连本身,明确展示了钌的优越电迁移抗性。

图21：电迁移测试结果和失效分析,证明失效发生在铜而非钌中。

结论与未来展望

参考文献

END