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物理封装方案从根本上决定了die-to-die链路的特性和性能。已经出现了三种主要的封装范式，每种在密度、成本和制造复杂度之间提供不同的权衡。

标准2D封装代表了最具成本效益的方法，chiplet通过传统的有机封装基板连接。在这种配置中，裸片使用可控塌陷芯片连接凸点连接到层压基板上，凸点直径通常约为80微米，节距在110到130微米之间。基板本身的走线节距约为25微米，提供裸片之间的布线。虽然在经济上有吸引力，但这种方法面临距离和损耗约束。通信路径可能超过50毫米，并在多吉赫兹频率下经历超过10分贝的插入损耗，这要求收发器电路采用复杂的均衡技术。

使用2.5D集成的先进封装在成本和性能之间提供了中间地带。硅interposer提供了比有机基板更精细的互连节距，利用后段工艺金属化技术，线宽和间距约为0.4微米。通过reticle拼接技术，这些大型硅基板可以实现超过120毫米边长的尺寸。硅interposer方法能够实现降至约50微米的凸点节距，并与标准封装相比显著减少了通道长度和损耗。对于成本敏感的应用，硅桥接技术允许设计者仅在chiplet需要通信的局部区域使用高密度硅布线，而在其他地方采用传统有机基板。

另一种先进封装方法使用基于再分布层的扇出interposer。这些结构避免了硅基板成本，同时仍提供比标准有机基板更精细的节距。先进的加工技术正在将RDL技术推向0.5微米的线宽和间距，实现具有竞争力的互连密度。RDL interposer可以在特定区域整合硅桥，结合有机材料的成本优势与需要的地方的局部高密度布线。

通过垂直堆叠的3D封装在互连密度和效率方面达到了极致。目前的微凸点技术支持约50微米的节距，路线图指向5微米的缩放。混合键合技术完全消除了分立凸点，在低于1微米的节距下实现铜对铜和介电对介电的直接键合。这种面对面键合方法创建了极短的垂直互连，具有最小的寄生电容和电阻，从根本上改变了die-to-die通信的功率和性能范围。

图1：封装技术从标准2D到先进2.5D再到3D集成的演进，展示了向更高互连密度发展的趋势，包括硅interposer、硅桥、扇出RDL和混合键合方法。

已经出现了几种标准化协议来解决跨标准和先进封装基板的die-to-die连接问题。通用Chiplet互连快速、Bunch of Wires、OpenHBI和超短距离规范定义了针对各种距离和损耗场景优化的不同方法。这些标准通常采用带前向时钟的单端非归零信号传输，以最小化功耗，同时实现每线8到224吉比特每秒的数据速率。

针对最长标准封装链路的代表性实现展示了克服挑战性信道条件所需的架构复杂性。使用四电平脉冲幅度调制以113吉比特每秒运行的XSR收发器是现代die-to-die链路设计的例证。这个八端口输入输出核心使用从全局锁相环分布的四分频时钟工作，在保持时序裕度的同时降低时钟功耗。

在发送侧，架构采用无尾四比一复用器馈送具有550毫伏峰峰值差分摆幅的电流模式逻辑输出驱动器。发送均衡使用四抽头模拟前馈均衡器，对前两个码间干扰项具有低于1毫伏每最低有效位的精细分辨率。另外两个独立的漫游抽头可以处理位置3到22之间的码间干扰项，适应各种通道长度和损耗分布。这种灵活的均衡结构允许发送器对损耗最小的短通道和接近80毫米、插入损耗超过11分贝的长通道进行预补偿。

接收路径从基于跨导-跨阻放大器的连续时间线性均衡器开始，提供高达5分贝的高频峰化，分辨率步进为0.2分贝。这种模拟均衡在信号采样之前消除了大部分码间干扰。每个四分频段包括五个采样器：三个数据采样器用于PAM4电平检测，一个边沿采样器用于时钟恢复，一个误差采样器用于自适应。基于相位插值器的波特率时钟和数据恢复系统保持最佳采样相位。

自适应策略通过基于token的反向通道协议采用接收器驱动的发送和接收均衡设置优化。这种方法允许直接访问误差信息的接收器协调整个链路的均衡，而不需要从接收器到发送器的复杂误差遥测。在跨越5到80毫米、损耗从0.8到11.5分贝的多芯片模块通道上的测试表明，13个通道以128吉比特每秒运行，总吞吐量超过1.6太比特每秒，在113吉比特每秒时功耗效率为1.55皮焦每比特。

图2：113Gb/s PAM4 XSR收发器架构，显示了具有四分频时钟的八端口I/O核心，带有模拟FFE和漫游抽头的发送路径，以及带有Gm-TIA CTLE和每段多个采样器的接收路径。

图3：XSR收发器在多个通道长度（从5mm到80mm）上的性能，展示了在插入损耗从0.8dB到11.5dB的通道上的成功操作，眼图和误码率测量显示了漫游抽头均衡的有效性。

对于挑战性稍低的标准封装通道，更简单的架构可以实现出色的效率。在4纳米技术中实现的每线48吉比特每秒链路展示了这种方法。单端PAM2信号传输配合在10个通道之间共享的差分前向时钟提供了基础。发送复用器结合了基于源跟随器的反馈均衡器，以在主驱动器之前减少码间干扰。输出级使用低摆幅NMOS主驱动器和并联电容均衡器进行额外的高频增强。在接收侧，嵌入切片器第二级的单抽头判决反馈均衡器消除了主要的后游标码间干扰。在具有3分贝损耗的10毫米封装基板通道上，这种直接的架构实现了0.67皮焦每比特，边缘带宽密度为1.85太比特每秒每毫米，证明当通道损耗保持适度时，更简单的电路就足够了。

图4：三星48Gb/s每线die-to-die链路，显示了具有差分前向时钟的四片架构、带反馈均衡的发送复用器，以及带单抽头DFE的接收路径，实现了0.67pJ/b的能效。

硅interposer和硅桥技术与有机封装基板相比能够实现显著更高的互连密度和更低的通道损耗。这些改进的通道特性允许架构简化和整体功耗效率改善。通过硅interposer的每线32吉比特每秒实现说明了先进封装的优势。

该设计采用单端PAM2信号传输，在39个数据通道之间共享半速率前向时钟。由于硅interposer布线的出色偏斜特性，每个时钟的更高通道数量变得可行。接收数据选通通道中的全局去偏电路建立标称时序对齐，而每通道时钟路径延迟为每条单独通道提供精细调整。发送器使用反射消除驱动器拓扑，允许未终端接收器，消除了接收侧终端功耗。这种电压模式驱动器产生前向行波，同时发射抑制来自未终端接收器反射的消除波。

接收器在两级锁存结构内结合了单抽头判决反馈均衡器，处理主要的后游标码间干扰而不需要单独的均衡电路。在3毫米硅interposer通道上，该通道在16吉赫兹时表现出3.9分贝的插入损耗和29.3分贝的串扰，该架构实现了0.44皮焦每比特，边缘带宽密度达到令人印象深刻的8太比特每秒每毫米。该实现中使用的50微米凸点节距仍为随着凸点技术持续缩放带来进一步密度改进留有空间。

图5：通过硅interposer的每线32Gb/s die-to-die链路，显示了使用50μm凸点节距的物理实现、带前向时钟架构的发送和接收片的框图、反射消除驱动器和单抽头DFE接收器的详细电路，以及展示-3.9dB插入损耗和-29.3dB串扰的通道特性。

另一个针对3纳米技术中每线32吉比特每秒的先进封装实现采用了差分前向时钟的不同架构方法。该设计在18个数据通道之间共享差分时钟，使用时钟和数据的独立传输来保持信号完整性。发送路径采用源串联终端驱动器，通过受控阻抗匹配来最小化反射。接收时钟通道分布多个相位对齐的副本：具有最小延迟的数据时钟、延迟0.5单位间隔的边沿时钟，以及可从0.5调整到1.5单位间隔的眼图开启监视时钟。每通道时钟和数据恢复为每个数据路径设置最佳延迟代码，适应制造变化和通道间偏斜。

在具有2.4分贝插入损耗和18.1分贝串扰的1和2毫米CoWoS封装通道上的测试显示，功耗为0.36皮焦每比特，边缘带宽密度为3.84太比特每秒每毫米。与较长的标准封装链路相比，该先进封装中较低的损耗和较短的通道实现了更简单的均衡结构和改进的功耗效率。

图6：Marvell在3nm技术中的每线32Gb/s die-to-die链路，显示了在18个通道之间共享差分前向时钟的片架构、发送和接收通道实现、具有1mm和2mm通道配置的物理裸片布局，以及展示-2.4dB插入损耗和串扰特性的通道测量。

另一种信号传输方法使用相关编码来减少所需的通道带宽。六线上五比特编码方案保持恒定的共模电压和受控转换，同时将有效奈奎斯特频率降低到以相同每线数据速率运行的标准非归零链路的五分之三。发送器将五个数据位编码成选定的六线模式以保持平衡并最小化码间干扰比。接收器使用多输入组合器同时采样所有六根线，将模式解码回原始五位。虽然这种方法减少了所需的通道带宽，但引入了对相关线之间偏斜的敏感性，并需要更复杂的编码和解码逻辑。16纳米实现在6分贝通道上实现了每线20.8吉比特每秒，功耗为1皮焦每比特，证明了矢量信号传输在die-to-die应用中的可行性。

在使用相同物理凸点和布线资源的同时将单端链路的有效带宽密度加倍，这推动了同时双向信号传输方法。在这种技术中，链路的两端在同一根线上同时发送和接收，每个收发器将所需的入站信号与自己的出站信号以及由阻抗不连续性产生的回波分离。

同时双向信号传输的基本挑战在于实现发送和接收信号之间的充分隔离。在接收器输入端，复合信号包含来自远端发送器的期望入站信号、来自近端发送器的本地出站信号以及由阻抗失配处的反射产生的回波分量。连续时间线性均衡器可以补偿影响入站信号的通道插入损耗，但同样会放大回波分量，限制了其有效性。

回波消除对于恢复干净的接收数据变得必不可少。一种实现方法使用结合R-gm网络和自适应回波消除的混合结构。R-gm混合通过模拟相减提供初始信号分离，而数字回波消除处理残余回波。发送器使用电压模式驱动器拓扑生成出站信号。该驱动器信号的副本馈入混合相减网络，通过仔细的电阻比匹配实现发送信号的一阶消除。由入站数据主导、出站和回波分量减少的结果差分信号馈入接收器连续时间线性均衡器和采样器。

自适应回波消除使用有限脉冲响应滤波器基于本地发送数据生成回波信号的估计。符号-符号最小均方自适应连续调整滤波器抽头权重，以最小化接收器误差信号中的残余回波。此自适应过程在数据传输期间连续运行，不需要特殊训练序列。在多芯片模块通道上的测试表明，与没有消除的操作相比，回波消除在电压裕度方面提供了几分贝的改进，验证了这种方法的有效性。

32吉比特每秒同时双向源同步链路在28纳米CMOS技术中在损耗约为10分贝的通道上实现了1.83皮焦每比特。该架构使用电压模式发送驱动器、R-gm混合结构、连续时间线性均衡和自适应回波消除来处理具有挑战性的信号分离要求。每个收发器支持主从配置，时钟生成和分布适应链路拓扑。

图7：32Gb/s PAM2同时双向收发器，显示了带有时钟通道、数据通道的主从配置、R-gm混合和回波消除的详细电路实现，以及展示在6英寸通道上成功操作、误码率低于10^-12的性能结果。

另一种同时双向方法通过架构优化针对更高的数据速率。每线50.4吉比特每秒的实现使用基于逆变器的电压模式驱动器和互补副本驱动器来实现信号分离。主驱动器和副本驱动器接收互补数据，产生相反极性的信号。包含入站和出站分量的焊盘信号连接到跨阻放大器的一个输入，而副本驱动器输出连接到另一个输入。仔细的电阻缩放设置跨阻放大器增益，使得出站信号消除而入站信号被放大，通过模拟相减实现混合分离。

两个单向前向时钟通道为14到18个双向数据通道提供时序，具体取决于配置。当前实现使用55微米凸点节距，计划在未来的interposer设计中迁移到跨四个布线层的12.14微米信号对信号节距。在12.6吉赫兹时，计划的interposer表现出4.0分贝的插入损耗，远端串扰低于负49.1分贝，近端串扰低于负40.7分贝。投影到具有四rank拓扑的18个数据通道，估计面积密度为5.73太比特每秒每平方毫米，边缘密度为11.0太比特每秒每毫米，功耗为0.281皮焦每比特。这些密度投影接近3D集成的预期水平，同时使用2.5D封装技术。

图8：每线50.4Gb/s同时双向die-to-die链路，显示了带互补副本的基于逆变器的驱动器、基于跨阻放大器的信号分离、当前55μm凸点节距的物理实现、计划的具有四个布线层的12.14μm节距interposer、通道特性，以及实现5.73Tb/s/mm²面积密度的性能投影。

通过垂直裸片堆叠的3D封装从根本上改变了die-to-die互连的设计空间。微凸点或混合键合实现的极短垂直连接消除了主导平面互连设计的许多挑战。通道损耗变得可以忽略不计，串扰显著降低，寄生电容大幅减少。这些改进允许收发器电路的大幅简化，同时实现空前的带宽密度和功耗效率。

UCIe-3D规范定义了用于3D裸片堆叠的标准化接口，对密度和效率有着激进的目标。该标准设想优化实现的凸点节距低于10微米，通过混合键合缩小到1微米。在这些精细节距下，带宽密度投影在9微米节距时超过4000吉比特每秒每平方毫米，在1微米节距时攀升至超过100000吉比特每秒每平方毫米。功耗效率目标在9微米节距时达到0.05皮焦每比特，在最精细节距时接近0.01皮焦每比特，相比2D链路代表了几个数量级的改进。

通道特性的显著改善实现了深刻的架构简化。标称UCIe-3D物理层由简单的基于逆变器的触发器到触发器通信组成，具有前向时钟且没有偏斜调整电路。发送器使用标准数字逆变器驱动垂直连接，而接收器采用简单的缓冲器或触发器来捕获数据。没有较长通道所需的均衡要求、时钟和数据恢复复杂性以及自适应电路，收发器简化为在原生芯片时钟频率下运行的基本数字逻辑。这种简化消除了串行化-解串行化开销，允许每连接标称操作在4吉比特每秒，通过数据宽度缩放来满足带宽要求。

3D链路的能效优势源于超出简化电路的多个因素。消除串行化-解串行化去除了耗电的高速时钟树和复用器-解复用器逻辑。短垂直连接呈现最小的容性负载，降低驱动器功耗。降低的静电放电保护要求进一步减少寄生电容。这些因素的组合实现了低于0.01皮焦每比特的激进功耗效率目标。

在凸点面积变得充裕的最精细节距处出现了一个有趣的优化机会。以分数频率运行更多并行线可以进一步降低功耗。例如，使用两倍连接数在2吉比特每秒而不是标称连接在4吉比特每秒运行，在保持总带宽的同时降低数字逻辑中的动态功耗。交叉点取决于具体的实现技术，但在密度和功率之间进行权衡的灵活性提供了有价值的设计自由度。

图9：提议的UCIe-3D物理层架构，显示了带前向时钟的简化触发器到触发器通信，以及面积带宽密度和功耗效率相对于凸点节距的投影，展示了通过混合键合的3D集成实现的显著改进。

Die-to-die收发器已成为基于chiplet的系统架构的使能技术，为单片芯片设计提供了有吸引力的替代方案。从标准有机基板到先进硅interposer再到3D垂直堆叠的封装方法范围为设计者提供了优化不同成本、性能和密度组合的灵活性。每种封装技术对收发器设计施加不同的约束，导致从用于长损耗通道的复杂均衡到用于超短垂直连接的简单数字信号传输的一系列架构解决方案。

采用像XSR这样的差分信号传输的标准封装die-to-die链路为高达50毫米的距离提供了经过验证的解决方案，尽管带宽密度和功耗效率相对适中。在标准和先进封装上的单端信号传输方法在保持合理功耗的同时实现了更好的面积效率。采用硅interposer或桥的先进2.5D封装实现了更高的密度和改进的通道特性，转化为更简单的均衡要求和更好的整体效率。同时双向信号传输提供了以信号分离和回波消除的额外电路复杂性为代价将带宽密度加倍的路径。

向3D封装的过渡代表了die-to-die通信能力的不连续改进。互连长度和寄生参数的数量级减少实现了收发器电路的显著简化，同时实现了空前的带宽密度和功耗效率。随着混合键合技术成熟并缩放到亚微米节距，3D chiplet集成可能会成为最高性能和密度证明额外制造复杂性合理的应用的首选方法。封装技术演进和收发器电路创新的融合继续扩展由异构chiplet构建的分散式计算系统的设计空间。