引言
当DRAM制造商面对在1α纳米节点以下继续传统缩放的挑战时，行业站在了一个关键的转折点，渐进式改进已经不再足够。前进的道路需要在架构上进行创新，重新思考存储单元的构建方式以及DRAM芯片不同功能模块的集成方式。两种互补的方法已经成为延续DRAM缩放至2020年代后期最可行的近期解决方案：向四F平方单元布局的过渡以及CMOS键合阵列架构的采用。理解这些技术需要检查的不仅是技术实施，还包括制造转变的需求以及重塑DRAM格局的时间表[1]。
单元布局演变：从8F²到6F²再到4F²
要理解四F平方单元设计的意义，我们必须首先了解DRAM单元布局在整个技术历史中如何演变。在这种命名法中，F代表光刻在给定技术节点可以实现的最小特征尺寸，平方值表示单元面积。最早的商业实用DRAM单元使用八F平方布局，其中单元沿位线方向水平测量四F，沿字线方向垂直测量二F。这种矩形配置代表了在对齐的行和列中排列晶体管和电容器的直接方法。
行业通过过渡到六F平方单元实现了第一次主要的布局效率改进，这是通过巧妙的对角定位策略完成的。工程师不是将晶体管对齐成完美的行，而是旋转并偏移晶体管以填充八F平方布局中存在的空白空间。通过对角定位晶体管，设计减少了位线中断，使单元能够更紧密地封装在一起。这种对角排列从上方观察时创建了类似蜂窝的图案，每个单元与其邻居互锁以最小化浪费的空间。六F平方单元十多年来一直作为行业标准，支持DRAM从80纳米节点缩放到当前的低于15纳米技术。
图1：从8F²单元（测量4F×2F）到具有对角晶体管定位的6F²单元的演变，以及向具有垂直取向晶体管和直立电容器的4F²单元的过渡，说明约30%的面积减少
四F平方单元代表了下一个演进步骤，有望在不需要更小光刻尺寸的情况下，相比六F平方设计将单元面积减少约百分之三十。实现这种显著的面积减少需要对晶体管和电容器取向进行根本性改变。在四F平方设计中，电容器垂直站立，访问晶体管也采用垂直取向而不是水平躺在硅平面上。字线和位线尺寸与六F平方配置相反，字线现在跨越二F，位线延伸四F，创建了更紧凑的整体占地面积。
实施垂直取向的晶体管带来了巨大的工程挑战，这解释了为什么四F平方单元直到最近仍处于研究阶段。最可能的初始方法涉及单侧栅极晶体管，其中栅极电极包围垂直硅沟道的一侧。这种结构为DRAM开关要求提供了足够的静电控制，同时仍可使用现有工艺技术的扩展进行制造。展望更远的未来，环栅晶体管代表了最终解决方案，其中栅极完全环绕垂直沟道，提供对短沟道效应和漏电流的卓越控制。然而，GAA结构的额外工艺复杂性意味着可能会在四F平方DRAM的后期世代中出现，可能不会早于2030年代初。
4F²单元与CBA架构之间的关系
从四F平方单元开发工作中出现的一个关键见解是，这种先进的单元结构既创造了采用CMOS键合阵列架构的机会，也带来了必要性。技术原因源于四F平方和六F平方单元与外围线路交互方式的根本差异。对于六F平方单元，外围线路和存储阵列可以在单个晶圆上使用统一的工艺流程进行共同优化，尽管存在妥协，使得任何一个部分都无法实现其理论最优性能。
然而，四F平方单元需要的工艺条件和材料与高性能外围线路的要求越来越不兼容。存储阵列中的垂直晶体管需要专门的外延生长技术、新型栅极介电层以及针对DRAM电荷存储而非开关速度优化的精心控制的掺杂轮廓。与此同时，外围线路受益于具有高介电常数金属栅极、应变硅沟道以及多个阈值电压选项的先进逻辑工艺，这些可最大化性能并最小化功耗。试图在同一晶圆上制造这两个部分会强制进行次优妥协，从而抵消了四F平方单元结构的大部分潜在收益。
行业消息人士表明，主要DRAM制造商认为CBA不仅与四F平方单元兼容，而且对于成功实施实际上是必需的。三星在2023年5月建立的专门用于四F平方DRAM的研发团队据报道包括对CBA集成的重点关注，认识到这两种技术必须共同发展。这种耦合意味着四F平方单元采用的时间表在很大程度上决定了CBA何时进入大规模生产，创建了相互依存的发展轨迹。
CMOS键合阵列架构：基础和优势
CMOS键合阵列架构代表了制造范式的转变，将DRAM芯片分离成两个独立处理的晶圆，然后键合在一起形成最终器件。一个晶圆包含存储单元阵列及其数十亿个存储电容器和访问晶体管，而第二个晶圆容纳所有外围线路，包括感测放大器、行和列解码器、输入/输出驱动器以及控制逻辑。在使用优化技术处理每个晶圆后，制造商使用晶圆对晶圆混合键合将它们连接起来，通过界面处的直接铜对铜和介电对介电键合创建电气连接。
图2：4F²单元设计中的垂直站立电容器和垂直取向晶体管，以及CBA能够使用先进逻辑工艺分别制造外围线路的概念
CBA的优势不仅仅是适应四F平方单元。通过在单独的晶圆上处理外围线路，制造商可以采用先进的逻辑制造技术，如果应用于整个DRAM芯片，这些技术将是不可能的或在经济上不可行的。外围晶圆可能使用具有FinFET晶体管的十四纳米甚至七纳米逻辑工艺，与集成DRAM设计中通常使用的平面晶体管相比，提供卓越的性能和功耗效率。与此同时，阵列晶圆可以使用纯粹为密度和电容优化的工艺，对晶体管速度的要求不那么严格，因为访问晶体管只需要足够快地切换以进行DRAM操作，而不是用于高频逻辑。
这种分离还提供了随着缺陷密度随缩放增加而变得越来越重要的良率和成本优势。制造缺陷对阵列和外围部分的影响不同。阵列缺陷通常可以通过冗余来修复——备用的行和列替换有缺陷的元素——而外围线路缺陷经常使整个芯片无法使用。通过单独处理这些部分，制造商可以在键合之前筛选晶圆，在有缺陷的外围晶圆消耗昂贵的阵列晶圆之前将其丢弃，反之亦然。这种键合前筛选提高了整体良率并降低了良好芯片的成本。
CBA的热预算优势对于实现先进材料和工艺集成特别有价值。首先处理的阵列晶圆可以经历电容介电层形成和掺杂剂激活所需的高温步骤，而无需担心损坏外围线路。随后，外围晶圆在适合先进逻辑技术的较低温度下处理，最终键合步骤在与两个晶圆的热约束兼容的温度下进行。这种热预算的解耦为传统单晶圆DRAM制造中不可能的材料组合和工艺序列打开了可能性。
晶圆对晶圆混合键合技术
CBA架构的成功完全取决于连接阵列和外围晶圆的混合键合技术。与使用焊料微凸点创建电气连接的传统芯片堆叠方法不同，混合键合在两个晶圆上的铜焊盘之间实现直接的金属对金属接触。该工艺从化学机械抛光开始，在两个晶圆上创建原子级光滑的表面，铜焊盘略微凹陷在周围的介电材料下方。当晶圆在精心控制的条件下接触时，介电表面首先通过范德华力和氢键键合。
随后的热处理使铜焊盘膨胀并接触，同时通过穿过界面创建共价Si-O-Si桥的冷凝反应加强介电键合。结果是具有电气连接的永久键合，这些连接的电阻和可靠性特征几乎与单个晶圆内的传统金属互连相同。键合界面与周围材料几乎无法区分，从两个单独处理的晶圆创建了实际上的单一单片结构。
成功混合键合的技术要求极其苛刻。表面粗糙度必须在整个晶圆上控制到低于一纳米均方根，这需要复杂的CMP工艺。颗粒污染变得灾难性，因为即使被困在键合界面的单个颗粒也可能阻止大面积的键合。在键合过程中，尽管存在温度变化和机械应力，晶圆对晶圆对准必须达到亚微米精度。包括应用材料、东京电子以及EVG和SUSS MicroTec等专业键合公司在内的设备供应商已经开发了解决这些挑战的方案，借鉴了图像传感器和3D NAND闪存中类似键合应用的经验。
市场采用时间表和生产预测
向CBA-DRAM的过渡将在数年内逐步进行，因为制造商验证技术并建立生产能力。行业分析表明，主要DRAM供应商将在2026年左右开始CBA-DRAM的风险生产，可能使用对应于十几纳米工艺尺寸的1c或1δ技术节点。初始生产量将很少，因为制造商通过良率学习曲线并为所需的键合设备和材料建立可靠的供应链。
图3：2019-2029年DRAM晶圆产量预测，表明CBA DRAM在2027年左右引入，到2029年快速增长至约640万片晶圆/年，占总DRAM产量的29%
全面大规模生产预计将于2027年开始，预计两家主要制造商将积极扩大CBA-DRAM产能。市场模型预测，CBA晶圆产量将从2027年的约93万片晶圆/年增长到2029年的年产640万片晶圆。这一轨迹将使CBA-DRAM占2027年总DRAM晶圆产量的约百分之四，到2029年快速增长至百分之二十九。这种扩产速度既反映了CBA对先进节点的经济优势，也反映了制造商之间采用推动持续缩放技术的竞争压力。
图4：晶圆产量预测表显示2019-2029年传统DRAM和CBA DRAM产量，CBA DRAM从2027年开始，到2029年达到29%的市场份额
CBA-DRAM生产的地理分布可能会集中在具有现有先进封装能力的地区。韩国是三星和SK海力士的所在地，拥有为高带宽存储器生产开发的广泛混合键合基础设施，为CBA实施提供了基础。美光经营主要DRAM晶圆厂的台湾，也通过台积电和OSAT拥有强大的先进封装能力。建立CBA生产线的资本密集性——需要在键合设备、计量工具和工艺开发方面进行投资——创造了壁垒，加强了现有DRAM制造商的主导地位，同时可能为拥有强大键合专业知识的公司作为代工合作伙伴进入DRAM供应链打开机会。
制造影响和供应链转变
CBA架构的采用将需要对DRAM制造操作和供应链进行重大改变。设施必须为阵列和外围晶圆建立单独的工艺流程，可能需要专用洁净室或至少隔离的生产区域以防止交叉污染。键合过程本身需要超过标准DRAM晶圆厂规格的洁净室条件，颗粒计数和环境控制接近先进逻辑制造所需的水平。许多DRAM晶圆厂需要进行大量基础设施升级以满足这些要求。
随着CBA扩大生产，设备支出模式将发生显著变化。晶圆对晶圆键合工具代表了DRAM制造的新类别资本设备，每个键合系统成本数百万美元，吞吐量限制可能需要数十台工具才能实现大批量生产。计量和检测设备变得更加关键，因为在键合之前检测缺陷允许至少挽救两个晶圆中的一个，而在键合后发现的缺陷导致完全损失。对先进计量的需求推动了对能够非破坏性表征键合界面的复杂光学和电子显微系统的投资。
阵列和外围处理的分离为DRAM供应链的分解创造了机会。理论上，不同的公司可以专注于阵列晶圆生产与外围晶圆制造，键合由任何一方甚至第三方服务提供商执行。这种模式类似于逻辑半导体中的代工生态系统，无晶圆厂设计公司依赖制造专家。然而，阵列和外围设计之间所需的紧密集成、DRAM单元架构的专有性质以及先进DRAM技术的竞争敏感性，使得这种分解在近期不太可能。更可能的是，集成器件制造商将保持对两种晶圆类型的控制，同时可能将键合操作外包给专业封装公司以获得产能灵活性。
协同发展路径
四F平方单元和CBA架构的结合代表的不仅仅是DRAM技术的渐进改进。这些创新共同为维持缩放多个世代提供了路径，同时为最终向完全3D DRAM结构过渡奠定了基础。四F平方单元提供了维持竞争性每比特成本经济所需的即时密度优势，而CBA通过优化的外围线路释放了性能改进，有助于抵消阵列缩放的放缓步伐。
图5：2023-2035年综合技术路线图显示通过1α、1β、1γ、1δ节点的进展，包括4F²单元和CBA采用，随后最终过渡到3D DRAM架构
从CBA制造中获得的经验在行业最终采用3D DRAM时将非常宝贵。3D DRAM中的许多挑战——管理多层的热预算、实现堆叠结构的精确对准、创建可靠的层间连接——与CBA实施的挑战密切相似。掌握用于CBA的晶圆对晶圆键合的公司将拥有直接适用于3D DRAM的关键能力，无论是通过继续使用键合将外围与堆叠阵列分离，还是通过完全单片3D结构中的逐层键合。
因此，DRAM的近期未来取决于成功部署这些互补技术。2026年至2029年间向四F平方单元和CBA架构的过渡将决定哪些制造商在传统缩放接近极限时保持技术领先地位和成本竞争力。除了技术成就之外，这一过渡代表了DRAM芯片构思和制造方式的转变，从在单个晶圆上处理的单片结构转向利用不同工艺技术最佳属性的异构组件。这一过渡的成功将为行业赢得时间，开发更具雄心的3D架构，最终维持DRAM在2030年代及以后的缩放。
参考文献
[1] Yole Intelligence, "Next-Generation DRAM 2024: Focus on HBM and 3D DRAM," Yole Group, Lyon, France, Rep. YINTR24373, 2024.
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