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人工智能通信挑战的理解

图1：带宽归一化扩展对比，显示计算性能（硬件FLOPS）与互连能力之间日益扩大的差距，突出了AI系统中的通信瓶颈问题

根本问题在于计算能力和通信带宽之间的不同扩展速率。由于摩尔定律的推动，计算性能在同一时期内提高了四个数量级以上，而输入/输出带宽仅增加了不到两个数量级。这造成了一个不断扩大的差距，对于需要在数千个计算芯片上进行大规模并行处理的AI应用来说，这个问题特别严重。

对于生成式AI和大型语言模型训练，开发人员依赖分布式训练技术，利用多个加速器协同工作。这些系统需要持续的芯片间通信来传输、减少、聚合和交换信息。当通信成为限制因素时，计算芯片可能在等待数据时处于空闲状态，造成随着处理单元数量增加而扩展性很差的低效率问题。

光电共封装通过在芯片模块内直接集成电气和光学互连。这项技术能够在模块内芯片之间以及与外部组件之间实现高带宽通信，大幅减少传统上限制性能的电气链路长度。

该技术为AI数据中心应用提供了几个令人信服的优势。这些优势包括大型参数模型的训练时间更短，模块内和模块外通信的芯片间带宽密度显著更高，能效增强，以及与标准电子Assembly工艺的兼容性。最重要的是，光电共封装保持与标准无铅倒装芯片和球栅阵列Assembly工艺的完全兼容性，以及与行业标准JEDEC应力测试协议的兼容性。

在探索高级光电共封装实施方案之前，理解已建立的基准技术非常重要。IBM当前的光电共封装产品利用单模光纤与V型槽Assembly，这种方法在整个行业中被广泛采用用于光纤对准和连接。

图2：使用传统V型槽被动Assembly的光电共封装卡，展示了IBM Bromont的既定制造方法

这种V型槽方法已经证明能够成功通过低插入损耗的认证，并在250微米和125微米间距下证明了与回流焊和可靠性应力测试的兼容性。该技术为光互连提供了可靠的基础，但在带宽密度扩展方面面临限制，这正是更新方法旨在克服的问题。

下一代光电共封装技术采用聚合物光波导，与传统光纤方法相比，提供显著改善的带宽密度。这些系统利用光电子集成芯片与聚合物波导的绝热光互连，间距更加紧密。

图3：光电共封装测试载具的CAD图纸，显示光学优先Assembly（左）和光学最后Assembly（右）方法，每种配置都包含顶视图和底视图

新的聚合物波导模块以50微米间距运行，具有扇出能力，将12个光波导通道连接到可插拔连接器处的250微米间距。这些连接器与12根光学玻璃标准单模光纤接口，间距也是250微米。光电子集成芯片硬件包括一个倒装芯片标准无铅150微米间距焊料凸点阵列，用于与基板的电气互连。

研究演示显示了更紧密间距扩展的潜力，光学建模和硬件验证表明间距减少到20-25微米以下的可行性。聚合物波导可以支持O波段的多个波长，并在测试载具通道中处理高达200-500毫瓦的功率水平，为未来应用提供充足的余量。

已经开发并验证了两种不同的光电共封装模块Assembly方法：光学优先Assembly和光学最后Assembly。每种方法都提供特定优势，并已经过标准制造工艺兼容性的彻底测试。

图4：已Assembly的光电共封装模块照片，显示光学优先Assembly（左）和光学最后Assembly（右），包括顶部盖板视图、光电子集成芯片连接和带有微球栅阵列的底表面

光学优先方法从光电子集成芯片检查和表面处理开始，然后是胶粘剂分配和光电子集成芯片到聚合物波导的对准和键合。随后，电气Assembly继续进行光电子集成芯片和基板清洁、焊料键合、表面处理和底填充处理。最后，盖板连接和球栅阵列连接完成模块。

光学最后方法逆转了这个顺序，从电气Assembly开始，包括光电子集成芯片和基板准备、焊料键合和底填充处理。盖板连接在光学Assembly之前进行，然后进行光电子集成芯片表面准备、胶粘剂分配，以及带有连接器连接的聚合物波导对准和键合。

成功的光电共封装实施需要仔细关注在Assembly和操作过程中发生的热和机械应力。广泛的建模和仿真工作指导设计过程，确保在各种应力条件下的可靠性。

图5：光电共封装模块的热机械模型和相应的冯·米塞斯应力云图，显示两种Assembly方法在-40°C条件下的应力分析

热机械建模涵盖完整的模块结构，基于组件尺寸、Assembly工艺流程、胶粘剂材料特性和回流焊参数分析应力。建模包括冯·米塞斯应力分析，有助于优化材料选择和Assembly参数，以最小化温度循环和长期运行期间的故障风险。

开发过程包括验证光学性能和机械可靠性的综合测试协议。初始测试揭示需要在材料、工艺和质量控制方面进行广泛改进以达到目标规格。

图6：光学插入损耗数据，比较早期项目结果与技术改进后的增强性能，显示两种Assembly方法的插入损耗显著减少

早期的全构建光学测试载具显示了比期望更高的插入损耗和对回流焊循环更大的敏感性。通过迭代设计改进、材料优化和工艺细化，团队在光学链路性能方面取得了实质性改进。增强结果显示插入损耗从超过5分贝减少到不到3分贝，同时在回流焊循环中保持出色的稳定性。

图7：跨越1260nm到1360nm波长的O波段插入损耗数据，展示无铅焊料回流焊处理前后的稳定光学性能

光学表征涵盖完整的链路预算，包括光电子集成芯片的损耗、光电子集成芯片到聚合物波导的耦合、聚合物波导传播，以及聚合物波导到连接器的耦合。每个元素都需要仔细优化以实现整体系统性能目标。

综合可靠性验证包括标准JEDEC应力测试协议，确保在苛刻操作条件下的长期可靠性。测试协议包括从-40°C到+125°C的深度热循环，最多1000次循环；110°C或125°C的高温存储，最多1000小时；85°C和85%相对湿度的温湿度测试，最多1000小时；以及-40°C的低温存储，500小时。

图8：JEDEC应力测试结果，显示通过深度热循环（DTC）、高温存储（HTS）、温湿度（T&H）和低温存储（LTS）测试的插入损耗变化

应力测试结果在所有测试条件下都显示出出色的稳定性，即使在长期暴露于极端条件后，插入损耗变化也很小。这些结果验证了该技术对要求可靠性的苛刻数据中心应用的适用性。

研究继续推动更高性能和带宽密度能力的发展。下一代测试载具已在开发中，特色包括间距减少到20-25微米以下、增加的通道计数和增强的波长分复用能力。

图9：三光电子集成芯片每模块Assembly的照片，展示更高带宽应用的可扩展性

未来发展将包含被动和有源硬件演示、波长分复用扩展、增强的光电子集成芯片功能，以及协同设计的电子集成线路。这些进展的目标是在保持与先进封装要求和JEDEC应力测试标准兼容性的同时，实现电光电子链路能效的10倍改进。

聚合物光波导方法与标准V型槽单模光纤互连相比，能够实现高达12倍的带宽密度改进，将这项技术定位为下一代AI和高性能计算应用的关键使能技术。随着技术的成熟，其承诺解决目前限制分布式AI训练和推理系统扩展的根本通信瓶颈。

参考文献