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光电共封装技术的发展背景

半导体行业正面临数据传输技术的重要转型期。随着人工智能和高性能计算应用对带宽和功耗效率提出日益严苛的要求，传统铜线互连技术已接近其物理极限。光电共封装（CPO）技术在这一背景下应运而生，能够在显著降低数据中心和AI加速器延迟的同时，实现超过十倍的功耗效率提升[1]。

图1：从单片系统芯片集成到Chiplet和异构集成的演进过程，通过TSMC 3DFabric®技术实现，显示了从几个晶体管发展到超过1万亿个晶体管的历程。

CoWoS®平台架构解析

台积电的芯片级晶圆级封装（CoWoS®）平台是专为高性能计算和AI应用中的异构Chiplet集成而设计的多功能2.5D封装技术。

该平台包含三种不同变体：

• CoWoS-S采用硅Interposer；

• CoWoS-L结合重布线层Interposer与局部硅互连；

• CoWoS-R则单独使用重布线层Interposer。

图2：此架构图展示了三种CoWoS变体（CoWoS-S、CoWoS-L和CoWoS-R）及各自配置，包括HBM存储器、SoC/SoIC组件和基板排列。

CoWoS平台多年来展现出显著的可扩展性，支持AI计算从配备四个HBM2存储堆栈的单Reticle设计扩展到支持十二个或更多HBM4E堆栈的大规模9.5-Reticle实现。这一演进与从N16到未来A16技术节点的进步直接相关。

图3：CoWoS技术从2016年到2027年的发展历程，显示了Interposer尺寸增大和存储器配置增强以实现更强AI计算能力的过程。

COUPE：紧凑型通用光子引擎技术

紧凑型通用光子引擎（COUPE）技术基于台积电的硅晶体管片上集成（SoIC®）堆叠方法，创建了先进的光学引擎。这一创新方法将电子集成线路（EIC）直接集成到光电子集成芯片（PIC）晶圆上，形成高度紧凑和高效的光传输系统。

图4：采用TSMC-SoIC®键合技术将EIC芯片堆叠在PIC晶圆上的COUPE架构，包括GC（光栅耦合器）和EC（边缘耦合器）配置的详细截面视图。

COUPE结构集成了多个精密特征，包括在硅载体上加工的硅透镜、直接位于光栅耦合器下方的金属反射器，以及在光路中设计的抗反射涂层，以实现最佳性能。这些元件协同工作，实现了相比独立PIC晶圆净零插入损耗的卓越光学特性。

图5：结构图揭示了COUPE架构中770微米硅透镜、穿芯通孔（TDV）、金属反射器和光路配置的细节。

光学性能表现

COUPE技术通过全面的特性表征研究展现出卓越的光学性能。一维光栅耦合器实现了-1.2dB或更优的插入损耗，1dB带宽约为25纳米。这些测量结果确认了集成过程在提供电子-光子共集成优势的同时保持了光学质量。

图6：性能分析展示了测量结果，包括插入损耗特性、光束轮廓图像和光谱响应数据，证明了COUPE的光学能力。

数据传输能力的转变

从铜线互连到光电共封装的转变代表了数据中心架构的根本性转变。传统铜线系统运行时功耗超过30皮焦耳每比特，而在Interposer上完全集成的光学引擎实现了小于2皮焦耳每比特的性能。同时，通过这一技术迁移实现了超过95%的延迟降低。

图7：从铜线到各种光学引擎实现的演进，显示了不同封装方法在功率效率和延迟降低方面的显著改进。

未来带宽扩展路线图

硅基光电子路线图预期每一代带宽翻倍以支持不断加速的AI计算需求。这一进展涵盖三个关键领域的进步：

1. 光学引擎从100G马赫曾德尔调制器演进到400G粗波分复用系统

2. 封装技术从可插拔解决方案发展到集成XPU光输入输出

3. 以及光纤阵列单元从8倍扩展到160倍复用因子。

图8：光学引擎、封装技术和光纤系统的协调发展，以实现超过200太比特CPO应用的带宽扩展目标。

集成技术平台愿景

CoWoS®和COUPE技术的融合创建了一个综合性光电共封装高性能计算平台，旨在增强未来人工智能应用的能力。这种集成方法在统一的基板和Interposer架构内结合了先进存储系统、硅基光电子、TSMC-SoIC®堆叠和光电共封装技术。

图9：光学引擎、存储系统和处理芯片在统一基板和Interposer架构内的集成，包括顶视图和截面图透视。

COUPE和CoWoS技术在单个CPO封装中的成功集成将高性能计算和AI组件的功率效率和性能提升到新的水平。不过，要实现下一代硅基光电子CPO带宽要求，仍需要整个行业在供应链创新和协作方面的持续努力。

参考文献

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